bertos/cpu/arm/hw/crtat91sam7_rom.S

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \version $Id: $
  34  *
  35  * \author Francesco Sacchi <batt@develer.com>
  36  *
  37  * \brief AT91SAM7S256 CRT, adapted from NUt/OS, see license below.
  38  */
  39
  40 /*
  41  * Copyright (C) 2005-2007 by egnite Software GmbH. All rights reserved.
  42  *
  43  * Redistribution and use in source and binary forms, with or without
  44  * modification, are permitted provided that the following conditions
  45  * are met:
  46  *
  47  * 1. Redistributions of source code must retain the above copyright
  48  *    notice, this list of conditions and the following disclaimer.
  49  * 2. Redistributions in binary form must reproduce the above copyright
  50  *    notice, this list of conditions and the following disclaimer in the
  51  *    documentation and/or other materials provided with the distribution.
  52  * 3. Neither the name of the copyright holders nor the names of
  53  *    contributors may be used to endorse or promote products derived
  54  *    from this software without specific prior written permission.
  55  *
  56  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
  57  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  58  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  59  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
  60  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  61  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  62  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
  63  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  64  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  65  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
  66  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  67  * SUCH DAMAGE.
  68  *
  69  * For additional information see http://www.ethernut.de/
  70  *
  71  */
  72
  73 #include "hw_cpu.h"
  74 #include <cpu/detect.h>
  75
  76
  77 #if CLOCK_FREQ != 48023000L
  78 #error Clock registers set for 48MHz operation, revise following code if you want a different clock.
  79 #endif
  80
  81
  82 #if CPU_ARM_AT91SAM7S256 || CPU_ARM_AT91SAM7X256 || CPU_ARM_AT91SAM7X128
  83         /**
  84         * With a 18.420MHz cristal, master clock is:
  85         * (((18.420 * PLL_MUL_VAL + 1) / PLL_DIV_VAL) / AT91MCK_PRES) = 48.023MHz
  86         */
  87         #define PLL_MUL_VAL  72  /**< Real multiplier value is PLL_MUL_VAL + 1! */
  88         #define PLL_DIV_VAL  14
  89         #define AT91MCK_PRES PMC_PRES_CLK_2
  90
  91         /**
  92         * Register I/O adresses.
  93         * \{
  94         */
  95         #define MC_BASE             0xFFFFFF00
  96         #define MC_FMR_OFF          0x00000060
  97         #define MC_FWS_2R3W         0x00000100
  98
  99         #define AIC_BASE            0xFFFFF000
 100         #define AIC_EOICR_OFF       0x00000130
 101         #define AIC_IDCR_OFF        0x00000124
 102
 103         #define WDT_BASE            0xFFFFFD40
 104         #define WDT_MR_OFF          0x00000004
 105         #define WDT_WDDIS            (1 << 15)
 106
 107         #define PMC_BASE            0xFFFFFC00
 108         #define PMC_SR_OFF          0x00000068
 109         #define PMC_MCKR_OFF        0x00000030
 110         #define PMC_MOSCS             (1 << 0)
 111         #define PMC_LOCK              (1 << 2)
 112         #define PMC_MCKRDY            (1 << 3)
 113         #define PMC_CSS_MASK        0x00000003
 114         #define PMC_CSS_PLL_CLK     0x00000003
 115         #define PMC_PRES_MASK       0x0000001C
 116         #define PMC_PRES_CLK_2      0x00000004
 117
 118         #define CKGR_MOR_OFF        0x00000020
 119         #define CKGR_PLLR_OFF       0x0000002C
 120         #define CKGR_MOSCEN           (1 << 0)
 121         #define CKGR_MUL_SHIFT              16
 122         #define CKGR_PLLCOUNT_SHIFT          8
 123
 124         #define RSTC_MR             0xFFFFFD08
 125         #define RSTC_KEY            0xA5000000
 126         #define RSTC_URSTEN           (1 << 0)
 127
 128         #define ARM_MODE_FIQ              0x11
 129         #define ARM_MODE_IRQ              0x12
 130         #define ARM_MODE_SVC              0x13
 131         #define ARM_MODE_ABORT            0x17
 132         #define ARM_MODE_UNDEF            0x1B
 133
 134 #else
 135         #error No register I/O definition for selected ARM CPU
 136 #endif
 137 /*\}*/
 138
 139 /*
 140  * Section 0: Vector table and reset entry.
 141  */
 142         .section .vectors,"ax",%progbits
 143
 144         .global __vectors
 145 __vectors:
 146         ldr     pc, [pc, #24]   /* Reset */
 147         ldr     pc, [pc, #24]   /* Undefined instruction */
 148         ldr     pc, [pc, #24]   /* Software interrupt */
 149         ldr     pc, [pc, #24]   /* Prefetch abort */
 150         ldr     pc, [pc, #24]   /* Data abort */
 151         ldr     pc, [pc, #24]   /* Reserved */
 152
 153         /*
 154          * On IRQ the PC will be loaded from AIC_IVR, which
 155          * provides the address previously set in AIC_SVR.
 156          * The interrupt routine will be called in ARM_MODE_IRQ
 157          * with IRQ disabled and FIQ unchanged.
 158          */
 159         ldr     pc, [pc, #-0xF20]   /* Interrupt request, auto vectoring. */
 160         ldr     pc, [pc, #-0xF20]   /* Fast interrupt request, auto vectoring. */
 161
 162         .word   _init
 163         .word   __undef
 164         .word   __swi
 165         .word   __prefetch_abort
 166         .word   __data_abort
 167
 168         .weak   __undef
 169         .set    __undef, __xcpt_dummy_undef
 170         .weak   __swi
 171         .set    __swi, __xcpt_dummy_swi
 172         .weak   __prefetch_abort
 173         .set    __prefetch_abort, __xcpt_dummy_pref
 174         .weak   __data_abort
 175         .set    __data_abort, __xcpt_dummy_dab
 176
 177 /**        .global __xcpt_dummy*/
 178 __xcpt_dummy_undef:
 179         b       __xcpt_dummy_undef
 180
 181 __xcpt_dummy_swi:
 182         b       __xcpt_dummy_swi
 183
 184 __xcpt_dummy_pref:
 185         b       __xcpt_dummy_pref
 186
 187 __xcpt_dummy_dab:
 188         b       __xcpt_dummy_dab
 189
 190
 191         .ltorg
 192 /*
 193  * Hardware initialization.
 194  */
 195         .section .init, "ax", %progbits
 196         .globl  _init
 197 _init:
 198         /*
 199          * Use 2 cycles for flash access.
 200          */
 201         ldr     r1, =MC_BASE
 202         mov     r0, #MC_FWS_2R3W
 203         str     r0, [r1, #MC_FMR_OFF]
 204
 205         /*
 206          * Disable all interrupts. Useful for debugging w/o target reset.
 207          */
 208         ldr     r1, =AIC_BASE
 209         mvn     r0, #0
 210         str     r0, [r1, #AIC_EOICR_OFF]
 211         str     r0, [r1, #AIC_IDCR_OFF]
 212
 213         /*
 214          * The watchdog is enabled after processor reset. Disable it.
 215          */
 216         ldr     r1, =WDT_BASE
 217         ldr     r0, =WDT_WDDIS
 218         str     r0, [r1, #WDT_MR_OFF]
 219
 220         /*
 221          * Enable the main oscillator. Set startup time of 6 * 8 slow
 222          * clock cycles and wait until oscillator is stabilized.
 223          */
 224         ldr     r1, =PMC_BASE
 225         mov     r0, #(6 << 8)
 226         orr     r0, r0, #CKGR_MOSCEN
 227         str     r0, [r1, #CKGR_MOR_OFF]
 228 wait_moscs:
 229         ldr     r0, [r1, #PMC_SR_OFF]
 230         tst     r0, #PMC_MOSCS
 231         beq     wait_moscs
 232
 233         /*
 234          * Switch to Slow oscillator clock.
 235          */
 236         ldr     r0, [r1, #PMC_MCKR_OFF]
 237         and     r0, r0, #~PMC_CSS_MASK
 238         str     r0, [r1, #PMC_MCKR_OFF]
 239 wait_slowosc:
 240         ldr     r0, [r1, #PMC_SR_OFF]
 241         tst     r0, #PMC_MCKRDY
 242         beq     wait_slowosc
 243
 244         /*
 245          * Switch to prescaler div 1 factor.
 246          */
 247         ldr     r0, [r1, #PMC_MCKR_OFF]
 248         and     r0, r0, #~PMC_PRES_MASK
 249         str     r0, [r1, #PMC_MCKR_OFF]
 250 wait_presc:
 251         ldr     r0, [r1, #PMC_SR_OFF]
 252         tst     r0, #PMC_MCKRDY
 253         beq     wait_presc
 254
 255         /*
 256          * Set PLL:
 257          * PLLfreq = crystal / divider * (multiplier + 1)
 258          * Wait 28 clock cycles until PLL is locked.
 259          */
 260         ldr     r0, =((PLL_MUL_VAL << CKGR_MUL_SHIFT) | (28 << CKGR_PLLCOUNT_SHIFT) | PLL_DIV_VAL)
 261
 262         str     r0, [r1, #CKGR_PLLR_OFF]
 263 wait_lock:
 264         ldr     r0, [r1, #PMC_SR_OFF]
 265         tst     r0, #PMC_LOCK
 266         beq     wait_lock
 267
 268         /*
 269          * Set master clock prescaler.
 270          */
 271         mov     r0, #AT91MCK_PRES
 272         str     r0, [r1, #PMC_MCKR_OFF]
 273 wait_presrdy:
 274         ldr     r0, [r1, #PMC_SR_OFF]
 275         tst     r0, #PMC_MCKRDY
 276         beq     wait_presrdy
 277
 278         /*
 279          * Switch to PLL clock. Trying to set this together with the
 280          * prescaler fails (see datasheets).
 281          */
 282         ldr     r0, [r1, #PMC_MCKR_OFF]
 283         orr     r0, r0, #PMC_CSS_PLL_CLK
 284         str     r0, [r1, #PMC_MCKR_OFF]
 285 wait_pllsel:
 286         ldr     r0, [r1, #PMC_SR_OFF]
 287         tst     r0, #PMC_MCKRDY
 288         beq     wait_pllsel
 289
 290         /*
 291          * Enable external reset key.
 292          */
 293         ldr     r0, =(RSTC_KEY | RSTC_URSTEN)
 294         ldr     r1, =RSTC_MR
 295         str     r0, [r1, #0]
 296
 297         /*
 298          * Set exception stack pointers
 299          */
 300         ldr     r0, =__stack_fiq_end
 301         msr     CPSR_c, #ARM_MODE_FIQ | 0xC0
 302         mov     r13, r0
 303         ldr     r0, =__stack_irq_end
 304         msr     CPSR_c, #ARM_MODE_IRQ | 0xC0
 305         mov     r13, r0
 306         ldr     r0, =__stack_abt_end
 307         msr     CPSR_c, #ARM_MODE_ABORT | 0xC0
 308         mov     r13, r0
 309         ldr     r0, =__stack_und_end
 310         msr     CPSR_c, #ARM_MODE_UNDEF | 0xC0
 311         mov     r13, r0
 312         ldr     r0, =__stack_svc_end
 313         msr     CPSR_c, #ARM_MODE_SVC | 0xC0
 314         mov     r13, r0
 315
 316         /*
 317          * Clear .bss
 318          */
 319         ldr     r1, =__bss_start
 320         ldr     r2, =__bss_end
 321         ldr     r3, =0
 322
 323 _40:
 324         cmp     r1, r2
 325         strne   r3, [r1], #+4
 326         bne     _40
 327
 328         /*
 329          * Relocate .data section (Copy from ROM to RAM).
 330          */
 331         ldr     r1, =__etext
 332         ldr     r2, =__data_start
 333         ldr     r3, =__data_end
 334
 335 _41:
 336         cmp     r2, r3
 337         ldrlo   r0, [r1], #4
 338         strlo   r0, [r2], #4
 339         blo     _41
 340
 341         /*
 342          * Initialize user stack pointer.
 343          */
 344         ldr     r13, =__stack_end
 345
 346         /*
 347          * Jump to main
 348          */
 349         ldr     r0, =main
 350         bx      r0
 351
 352 End:
 353         b       End
 354
 355         .ltorg