bertos/cpu/arm/io/at91_adc.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \author Daniele Basile <asterix@develer.com>
  34  *
  35  * AT91SAM7 Analog to Digital Converter.
  36  *
  37  */
  38
  39
  40 #ifndef AT91_ADC_H
  41 #define AT91_ADC_H
  42
  43
  44 /**
  45  * ADC control register
  46  */
  47 #define ADC_CR_OFF              0x00000000     ///< Control register offeset.
  48 #define ADC_CR          (*((reg32_t *)(ADC_BASE + ADC_CR_OFF))) ///< Control register address.
  49 #define ADC_SWRST                        0      ///< Software reset.
  50 #define ADC_START                        1      ///< Start conversion.
  51
  52
  53 /**
  54  * ADC mode register
  55  */
  56 #define ADC_MR_OFF              0x00000004     ///< Mode register offeset.
  57 #define ADC_MR          (*((reg32_t *)(ADC_BASE + ADC_MR_OFF))) ///< Mode register address.
  58 #define ADC_TRGEN                        0     ///< Trigger enable.
  59
  60 #define ADC_TRGSEL_TIOA0         0x00000000    ///< TIOA output of the timer counter channel 0.
  61 #define ADC_TRGSEL_TIOA1         0x00000002    ///< TIOA output of the timer counter channel 1.
  62 #define ADC_TRGSEL_TIOA2         0x00000004    ///< TIOA output of the timer counter channel 2.
  63 #define ADC_TRGSEL_EXT           0x0000000C    ///< External trigger.
  64
  65 #define ADC_LOWRES                        4   ///< Resolution 0: 10-bit, 1: 8-bit.
  66 #define ADC_SLEEP                         5   ///< Sleep mode.
  67
  68 /**
  69  * Prescaler rate selection.
  70  * ADCClock = MCK / ((ADC_PRESCALER_VALUE + 1) * 2)
  71  */
  72 #define ADC_PRESCALER_MASK       0x00003F00   ///< Prescaler rate selection mask.
  73 #define ADC_PRESCALER_SHIFT               8   ///< Prescale  rate selection shift.
  74
  75 /**
  76  * Start up timer.
  77  * Startup time = (ADC_STARTUP_VALUE + 1) * 8 /ADCClock
  78  */
  79 #define ADC_STARTUP_MASK         0x001F0000   ///< Start up timer mask.
  80 #define ADC_STARTUP_SHIFT                16   ///< Start up timer shift.
  81
  82
  83 /**
  84  * Sample & hold time.
  85  * Sample & hold time = (ADC_SHTIM_VALUE + 1) * 8 /ADCClock
  86  */
  87 #define ADC_SHTIME_MASK          0x0F000000   ///< Sample & hold time mask.
  88 #define ADC_SHTIME_SHIFT                 24   ///< Sample & hold time shift.
  89
  90
  91 /**
  92  * ADC channel enable register
  93  */
  94 #define ADC_CHER_OFF             0x00000010     ///< Channel enable register offeset.
  95 #define ADC_CHER          (*((reg32_t *)(ADC_BASE + ADC_CHER_OFF))) ///<  Channel enable register address.
  96
  97 /**
  98  * ADC channel disable register
  99  */
 100 #define ADC_CHDR_OFF             0x00000014     ///< Channel disable register offeset.
 101 #define ADC_CHDR          (*((reg32_t *)(ADC_BASE + ADC_CHDR_OFF))) ///<  Channel disable register address.
 102
 103 /**
 104  * ADC channel status register
 105  */
 106 #define ADC_CHSR_OFF             0x00000018     ///< Channel status register offeset.
 107 #define ADC_CHSR          (*((reg32_t *)(ADC_BASE + ADC_CHSR_OFF))) ///<  Channel status register address.
 108
 109 #define ADC_CH_MASK              0x000000FF    ///< Channel mask.
 110 #define ADC_CH0                           0    ///< Channel 0
 111 #define ADC_CH1                           1    ///< Channel 1
 112 #define ADC_CH2                           2    ///< Channel 2
 113 #define ADC_CH3                           3    ///< Channel 3
 114 #define ADC_CH4                           4    ///< Channel 4
 115 #define ADC_CH5                           5    ///< Channel 5
 116 #define ADC_CH6                           6    ///< Channel 6
 117 #define ADC_CH7                           7    ///< Channel 7
 118
 119 /**
 120  * ADC status register
 121  */
 122 #define ADC_SR_OFF               0x0000001C     ///< Status register offeset.
 123 #define ADC_SR          (*((reg32_t *)(ADC_BASE + ADC_SR_OFF))) ///< Status register address.
 124
 125 /**
 126  * ADC Interrupt enable register.
 127  */
 128 #define ADC_IER_OFF              0x00000024     ///< Interrupt enable register offeset.
 129 #define ADC_IER          (*((reg32_t *)(ADC_BASE + ADC_IER_OFF))) ///<  Interrupt enable register.
 130
 131 /**
 132  * ADC Interrupt disable register.
 133  */
 134 #define ADC_IDR_OFF              0x00000028     ///< Interrupt disable register offeset.
 135 #define ADC_IDR          (*((reg32_t *)(ADC_BASE + ADC_IDR_OFF))) ///<  Interrupt disable register.
 136
 137 /**
 138  * ADC Interrupt mask register.
 139  */
 140 #define ADC_IMR_OFF              0x0000002C     ///< Interrupt mask register offeset.
 141 #define ADC_IMR          (*((reg32_t *)(ADC_BASE + ADC_IMR_OFF))) ///<  Interrupt mask register.
 142
 143 #define ADC_EOC_MASK             0x000000FF    ///< End of converison mask.
 144 #define ADC_EOC0                          0    ///< End of conversion channel 0.
 145 #define ADC_EOC1                          1    ///< End of conversion channel 1.
 146 #define ADC_EOC2                          2    ///< End of conversion channel 2.
 147 #define ADC_EOC3                          3    ///< End of conversion channel 3.
 148 #define ADC_EOC4                          4    ///< End of conversion channel 4.
 149 #define ADC_EOC5                          5    ///< End of conversion channel 5.
 150 #define ADC_EOC6                          6    ///< End of conversion channel 6.
 151 #define ADC_EOC7                          7    ///< End of conversion channel 7.
 152
 153 #define ADC_OVRE0                         8    ///< Overrun error channel 0.
 154 #define ADC_OVRE1                         9    ///< Overrun error channel 1.
 155 #define ADC_OVRE2                        10    ///< Overrun error channel 2.
 156 #define ADC_OVRE3                        11    ///< Overrun error channel 3.
 157 #define ADC_OVRE4                        12    ///< Overrun error channel 4.
 158 #define ADC_OVRE5                        13    ///< Overrun error channel 5.
 159 #define ADC_OVRE6                        14    ///< Overrun error channel 6.
 160 #define ADC_OVRE7                        15    ///< Overrun error channel 7.
 161
 162 #define ADC_DRDY                         16    ///< Data ready.
 163 #define ADC_GOVRE                        17    ///< General overrun error.
 164 #define ADC_ENDRX                        18    ///< End of RX buffer.
 165 #define ADC_RXBUFF                       19    ///< Rx buffer full.
 166
 167 /**
 168  * ADC last convert data register.
 169  */
 170 #define ADC_LCDR_OFF             0x00000020     ///< Last converted data register offeset.
 171 #define ADC_LCDR          (*((reg32_t *)(ADC_BASE + ADC_LCDR_OFF))) ///< Last converted data register.
 172
 173 /**
 174  * ADC channel data register.
 175  *
 176  * \{
 177  */
 178 #define ADC_CDR0_OFF              0x00000030    ///< Channel data register 0 offeset.
 179 #define ADC_CDR1_OFF              0x00000034    ///< Channel data register 1 offeset.
 180 #define ADC_CDR2_OFF              0x00000038    ///< Channel data register 2 offeset.
 181 #define ADC_CDR3_OFF              0x0000003C    ///< Channel data register 3 offeset.
 182 #define ADC_CDR4_OFF              0x00000040    ///< Channel data register 4 offeset.
 183 #define ADC_CDR5_OFF              0x00000044    ///< Channel data register 5 offeset.
 184 #define ADC_CDR6_OFF              0x00000048    ///< Channel data register 6 offeset.
 185 #define ADC_CDR7_OFF              0x0000004C    ///< Channel data register 7 offeset.
 186
 187 #define ADC_CDR0    (*((reg32_t *)(ADC_BASE + ADC_CDR0_OFF)))  ///< Channel data register 0.
 188 #define ADC_CDR1    (*((reg32_t *)(ADC_BASE + ADC_CDR1_OFF)))  ///< Channel data register 1.
 189 #define ADC_CDR2    (*((reg32_t *)(ADC_BASE + ADC_CDR2_OFF)))  ///< Channel data register 2.
 190 #define ADC_CDR3    (*((reg32_t *)(ADC_BASE + ADC_CDR3_OFF)))  ///< Channel data register 3.
 191 #define ADC_CDR4    (*((reg32_t *)(ADC_BASE + ADC_CDR4_OFF)))  ///< Channel data register 4.
 192 #define ADC_CDR5    (*((reg32_t *)(ADC_BASE + ADC_CDR5_OFF)))  ///< Channel data register 5.
 193 #define ADC_CDR6    (*((reg32_t *)(ADC_BASE + ADC_CDR6_OFF)))  ///< Channel data register 6.
 194 #define ADC_CDR7    (*((reg32_t *)(ADC_BASE + ADC_CDR7_OFF)))  ///< Channel data register 7.
 195 /* \} */
 196
 197 #endif /* AT91_ADC_H */