Add header for i2c for lpc2.
[bertos.git] / bertos / cpu / arm / io / at91_aic.h
1 /**
2  * \file
3  * <!--
4  * This file is part of BeRTOS.
5  *
6  * Bertos is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation; either version 2 of the License, or
9  * (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14  * GNU General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, write to the Free Software
18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
19  *
20  * As a special exception, you may use this file as part of a free software
21  * library without restriction.  Specifically, if other files instantiate
22  * templates or use macros or inline functions from this file, or you compile
23  * this file and link it with other files to produce an executable, this
24  * file does not by itself cause the resulting executable to be covered by
25  * the GNU General Public License.  This exception does not however
26  * invalidate any other reasons why the executable file might be covered by
27  * the GNU General Public License.
28  *
29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
30  *
31  * -->
32  *
33  *
34  * \author Francesco Sacchi <batt@develer.com>
35  *
36  * AT91 advanced interrupt controller.
37  * This file is based on NUT/OS implementation. See license below.
38  */
39
40 /*
41  * Copyright (C) 2005-2006 by egnite Software GmbH. All rights reserved.
42  *
43  * Redistribution and use in source and binary forms, with or without
44  * modification, are permitted provided that the following conditions
45  * are met:
46  *
47  * 1. Redistributions of source code must retain the above copyright
48  *    notice, this list of conditions and the following disclaimer.
49  * 2. Redistributions in binary form must reproduce the above copyright
50  *    notice, this list of conditions and the following disclaimer in the
51  *    documentation and/or other materials provided with the distribution.
52  * 3. Neither the name of the copyright holders nor the names of
53  *    contributors may be used to endorse or promote products derived
54  *    from this software without specific prior written permission.
55  *
56  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
57  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
58  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
59  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
60  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
61  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
62  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
63  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
64  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
65  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
66  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
67  * SUCH DAMAGE.
68  *
69  * For additional information see http://www.ethernut.de/
70  */
71
72 #ifndef AT91_AIC_H
73 #define AT91_AIC_H
74
75 #include <cfg/compiler.h>
76
77
78
79 /**
80  * Source mode register array.
81  */
82 #define AIC_SMR(i)  (*((reg32_t *)(AIC_BASE + (i) * 4)))
83
84 /**
85  * Priority mask.
86  * Priority levels can be between 0 (lowest) and 7 (highest).
87  */
88 #define AIC_PRIOR_MASK 0x00000007
89
90 /**
91  * Interrupt source type mask.
92  * Internal interrupts can level sensitive or edge triggered.
93  *
94  * External interrupts can triggered on positive or negative levels or
95  * on rising or falling edges.
96  */
97 /*\{*/
98 #define AIC_SRCTYPE_MASK 0x00000060
99
100 #define AIC_SRCTYPE_INT_LEVEL_SENSITIVE 0x00000000      ///< Internal level sensitive.
101 #define AIC_SRCTYPE_INT_EDGE_TRIGGERED  0x00000020      ///< Internal edge triggered.
102 #define AIC_SRCTYPE_EXT_LOW_LEVEL       0x00000000      ///< External low level.
103 #define AIC_SRCTYPE_EXT_NEGATIVE_EDGE   0x00000020      ///< External falling edge.
104 #define AIC_SRCTYPE_EXT_HIGH_LEVEL      0x00000040      ///< External high level.
105 #define AIC_SRCTYPE_EXT_POSITIVE_EDGE   0x00000060      ///< External rising edge.
106 /*\}*/
107
108
109 /**
110  * Type for interrupt handlers.
111  */
112 typedef void (*irq_handler_t)(void);
113
114 /** Interrupt Source Vector Registers */
115 /*\{*/
116 /** Source vector register array.
117  *
118  * Stores the addresses of the corresponding interrupt handlers.
119  */
120 #define AIC_SVR(i)  (*((volatile irq_handler_t *)(AIC_BASE + 0x80 + (i) * 4)))
121 /*\}*/
122
123 /** Interrupt Vector Register */
124 /*\{*/
125 #define AIC_IVR_OFF 0x00000100  ///< IRQ vector register offset.
126 #define AIC_IVR     (*((reg32_t *)(AIC_BASE + AIC_IVR_OFF))) ///< IRQ vector register address.
127 /*\}*/
128
129 /** Fast Interrupt Vector Register */
130 /*\{*/
131 #define AIC_FVR_OFF 0x00000104  ///< FIQ vector register offset.
132 #define AIC_FVR     (*((reg32_t *)(AIC_BASE + AIC_FVR_OFF))) ///< FIQ vector register address.
133 /*\}*/
134
135 /** Interrupt Status Register */
136 /*\{*/
137 #define AIC_ISR_OFF    0x00000108  ///< Interrupt status register offset.
138 #define AIC_ISR        (*((reg32_t *)(AIC_BASE + AIC_ISR_OFF))) ///< Interrupt status register address.
139 #define AIC_IRQID_MASK 0x0000001F  ///< Current interrupt identifier mask.
140 /*\}*/
141
142 /** Interrupt Pending Register */
143 /*\{*/
144 #define AIC_IPR_OFF 0x0000010C  ///< Interrupt pending register offset.
145 #define AIC_IPR     (*((reg32_t *)(AIC_BASE + AIC_IPR_OFF))) ///< Interrupt pending register address.
146 /*\}*/
147
148 /** Interrupt Mask Register */
149 /*\{*/
150 #define AIC_IMR_OFF 0x00000110  ///< Interrupt mask register offset.
151 #define AIC_IMR     (*((reg32_t *)(AIC_BASE + AIC_IMR_OFF))) ///< Interrupt mask register address.
152 /*\}*/
153
154 /** Interrupt Core Status Register */
155 /*\{*/
156 #define AIC_CISR_OFF 0x00000114  ///< Core interrupt status register offset.
157 #define AIC_CISR     (*((reg32_t *)(AIC_BASE + AIC_CISR_OFF))) ///< Core interrupt status register address.
158 #define AIC_NFIQ     1  ///< Core FIQ Status
159 #define AIC_NIRQ     2  ///< Core IRQ Status
160 /*\}*/
161
162 /** Interrupt Enable Command Register */
163 /*\{*/
164 #define AIC_IECR_OFF 0x00000120  ///< Interrupt enable command register offset.
165 #define AIC_IECR     (*((reg32_t *)(AIC_BASE + AIC_IECR_OFF)))   ///< Interrupt enable command register address.
166 /*\}*/
167
168 /** Interrupt Disable Command Register */
169 /*\{*/
170 #define AIC_IDCR_OFF 0x00000124  ///< Interrupt disable command register offset.
171 #define AIC_IDCR     (*((reg32_t *)(AIC_BASE + AIC_IDCR_OFF)))   ///< Interrupt disable command register address.
172 /*\}*/
173
174 /** Interrupt Clear Command Register */
175 /*\{*/
176 #define AIC_ICCR_OFF 0x00000128  ///< Interrupt clear command register offset.
177 #define AIC_ICCR     (*((reg32_t *)(AIC_BASE + AIC_ICCR_OFF)))   ///< Interrupt clear command register address.
178 /*\}*/
179
180 /** Interrupt Set Command Register */
181 /*\{*/
182 #define AIC_ISCR_OFF 0x0000012C  ///< Interrupt set command register offset.
183 #define AIC_ISCR     (*((reg32_t *)(AIC_BASE + AIC_ISCR_OFF)))   ///< Interrupt set command register address.
184 /*\}*/
185
186 /** End Of Interrupt Command Register */
187 /*\{*/
188 #define AIC_EOICR_OFF 0x00000130  ///< End of interrupt command register offset.
189 #define AIC_EOICR     (*((reg32_t *)(AIC_BASE + AIC_EOICR_OFF)))  ///< End of interrupt command register address.
190 /*\}*/
191
192 /** Spurious Interrupt Vector Register */
193 /*\{*/
194 #define AIC_SPU_OFF 0x00000134  ///< Spurious vector register offset.
195 #define AIC_SPU     (*((reg32_t *)(AIC_BASE + AIC_SPU_OFF)==    ///< Spurious vector register address.
196 /*\}*/
197
198 /** Debug Control Register */
199 /*\{*/
200 #define AIC_DCR_OFF 0x0000138   ///< Debug control register offset.
201 #define AIC_DCR     (*((reg32_t *)(AIC_BASE + AIC_DCR_OFF)))    ///< Debug control register address.
202 /*\}*/
203
204 /** Fast Forcing Enable Register */
205 /*\{*/
206 #define AIC_FFER_OFF 0x00000140  ///< Fast forcing enable register offset.
207 #define AIC_FFER     (*((reg32_t *)(AIC_BASE + AIC_FFER_OFF)))   ///< Fast forcing enable register address.
208 /*\}*/
209
210 /** Fast Forcing Disable Register */
211 /*\{*/
212 #define AIC_FFDR_OFF 0x00000144  ///< Fast forcing disable register address.
213 #define AIC_FFDR     (*((reg32_t *)(AIC_BASE + AIC_FFDR_OFF)))   ///< Fast forcing disable register address.
214 /*\}*/
215
216 /** Fast Forcing Status Register */
217 /*\{*/
218 #define AIC_FFSR_OFF 0x00000148  ///< Fast forcing status register address.
219 #define AIC_FFSR     (*((reg32_t *)(AIC_BASE + AIC_FFSR_OFF)))   ///< Fast forcing status register address.
220 /*\}*/
221
222 #endif /* AT91_AIC_H */