bertos/cpu/arm/io/at91_us.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  *
  34  * \author Daniele Basile <asterix@develer.com>
  35  *
  36  * AT91 UART User interface.
  37  * This file is based on NUT/OS implementation. See license below.
  38  */
  39 /*
  40  * Copyright (C) 2005-2006 by egnite Software GmbH. All rights reserved.
  41  *
  42  * Redistribution and use in source and binary forms, with or without
  43  * modification, are permitted provided that the following conditions
  44  * are met:
  45  *
  46  * 1. Redistributions of source code must retain the above copyright
  47  *    notice, this list of conditions and the following disclaimer.
  48  * 2. Redistributions in binary form must reproduce the above copyright
  49  *    notice, this list of conditions and the following disclaimer in the
  50  *    documentation and/or other materials provided with the distribution.
  51  * 3. Neither the name of the copyright holders nor the names of
  52  *    contributors may be used to endorse or promote products derived
  53  *    from this software without specific prior written permission.
  54  *
  55  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
  56  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  57  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  58  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
  59  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  60  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  61  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
  62  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  63  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  64  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
  65  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  66  * SUCH DAMAGE.
  67  *
  68  * For additional information see http://www.ethernut.de/
  69  */
  70
  71 #ifndef AT91_US_H
  72 #define AT91_US_H
  73
  74 /**
  75  * USART Control Register
  76  */
  77 /*\{*/
  78 #define US_CR_OFF               0x00000000      ///< USART control register offset.
  79 #define US0_CR  (*((reg32_t *)(USART0_BASE + US_CR_OFF)))       ///< Channel 0 control register address.
  80 #define US1_CR  (*((reg32_t *)(USART1_BASE + US_CR_OFF)))       ///< Channel 1 control register address.
  81 #define US_RSTRX                         2      ///< Reset receiver.
  82 #define US_RSTTX                         3      ///< Reset transmitter.
  83 #define US_RXEN                          4      ///< Receiver enable.
  84 #define US_RXDIS                         5      ///< Receiver disable.
  85 #define US_TXEN                          6      ///< Transmitter enable.
  86 #define US_TXDIS                         7      ///< Transmitter disable.
  87 #define US_RSTSTA                        8      ///< Reset status bits.
  88 #define US_STTBRK                        9      ///< Start break.
  89 #define US_STPBRK                        10     ///< Stop break.
  90 #define US_STTTO                         11     ///< Start timeout.
  91 #define US_SENDA                         12     ///< Send next byte with address bit set.
  92 #define US_RSTIT                         13     ///< Reset interations.
  93 #define US_RSTNAK                        14     ///< Reset non acknowledge.
  94 #define US_RETTO                         15     ///< Rearm time out.
  95 #define US_DTREN                         16     ///< Data terminal ready enable.
  96 #define US_DTRDIS                        17     ///< Data terminal ready disable.
  97 #define US_RTSEN                         18     ///< Request to send enable.
  98 #define US_RTSDIS                        19     ///< Request to send disable.
  99 /*\}*/
 100
 101 /**
 102  * Mode Register
 103  */
 104 /*\{*/
 105 #define US_MR_OFF               0x00000004      ///< USART mode register offset.
 106 #define US0_MR  (*((reg32_t *)(USART0_BASE + US_MR_OFF)))       ///< Channel 0 mode register address.
 107 #define US1_MR  (*((reg32_t *)(USART1_BASE + US_MR_OFF)))       ///< Channel 1 mode register address.
 108
 109 #define US_USART_MODE_MASK      0x0000000F      ///< USART mode mask.
 110 #define US_USART_MODE_NORMA     0x00000000      ///< Normal.
 111 #define US_USART_MODE_RS485     0x00000001      ///< RS485.
 112 #define US_USART_MODE_HW_HDSH   0x00000002      ///< Hardware handshaking.
 113 #define US_USART_MODE_MODEM     0x00000003      ///< Modem.
 114 #define US_USART_MODE_ISO7816T0 0x00000004      ///< ISO7816 protocol: T=0.
 115 #define US_USART_MODE_ISO7816T1 0x00000006      ///< ISO7816 protocol: T=1.
 116 #define US_USART_MODE_IRDA      0x00000008      ///< IrDA.
 117
 118 #define US_CLKS_MASK            0x00000030      ///< Clock selection mask.
 119 #define US_CLKS_MCK             0x00000000      ///< Master clock.
 120 #define US_CLKS_MCK8            0x00000010      ///< Master clock divided by 8.
 121 #define US_CLKS_SCK             0x00000020      ///< External clock.
 122 #define US_CLKS_SLCK            0x00000030      ///< Slow clock.
 123
 124 #define US_CHRL_MASK            0x000000C0      ///< Masks data length.
 125 #define US_CHRL_5               0x00000000      ///< 5 data bits.
 126 #define US_CHRL_6               0x00000040      ///< 6 data bits.
 127 #define US_CHRL_7               0x00000080      ///< 7 data bits.
 128 #define US_CHRL_8               0x000000C0      ///< 8 data bits.
 129
 130 #define US_SYNC                          8      ///< Synchronous mode enable.
 131
 132 #define US_PAR_MASK             0x00000E00      ///< Parity mode mask.
 133 #define US_PAR_EVEN             0x00000000      ///< Even parity.
 134 #define US_PAR_ODD              0x00000200      ///< Odd parity.
 135 #define US_PAR_SPACE            0x00000400      ///< Space parity.
 136 #define US_PAR_MARK             0x00000600      ///< Marked parity.
 137 #define US_PAR_NO               0x00000800      ///< No parity.
 138 #define US_PAR_MULTIDROP        0x00000C00      ///< Multi-drop mode.
 139
 140 #define US_NBSTOP_MASK          0x00003000      ///< Masks stop bit length.
 141 #define US_NBSTOP_1             0x00000000      ///< 1 stop bit.
 142 #define US_NBSTOP_1_5           0x00001000      ///< 1.5 stop bits.
 143 #define US_NBSTOP_2             0x00002000      ///< 2 stop bits.
 144
 145 #define US_CHMODE_MASK              0x0000C000  ///< Channel mode mask.
 146 #define US_CHMODE_NORMAL            0x00000000  ///< Normal mode.
 147 #define US_CHMODE_AUTOMATIC_ECHO    0x00004000  ///< Automatic echo.
 148 #define US_CHMODE_LOCAL_LOOPBACK    0x00008000  ///< Local loopback.
 149 #define US_CHMODE_REMOTE_LOOPBACK   0x0000C000  ///< Remote loopback.
 150
 151 #define US_MSBF                         16      ///< Bit order.
 152 #define US_MODE9                        17      ///< 9 bit mode.
 153 #define US_CLKO                         18      ///< Clock output select.
 154 #define US_OVER                         19      ///< Oversampling mode.
 155 #define US_INACK                        20      ///< Inhibit non acknowledge.
 156 #define US_DSNACK                       21      ///< Disable successive nack.
 157
 158 #define US_MAX_INTERATION_MASK      0x07000000  ///< Max numer of interation in mode ISO7816 T=0.
 159
 160 #define US_FILTER                       28      ///< Infrared receive line filter.
 161
 162 /*\}*/
 163
 164 /**
 165  * Status and Interrupt Register
 166  */
 167 /*\{*/
 168 #define US_IER_OFF              0x00000008      ///< USART interrupt enable register offset.
 169 #define US0_IER (*((reg32_t *)(USART0_BASE + US_IER_OFF)))      ///< Channel 0 interrupt enable register address.
 170 #define US1_IER (*((reg32_t *)(USART1_BASE + US_IER_OFF)))      ///< Channel 1 interrupt enable register address.
 171
 172 #define US_IDR_OFF              0x0000000C      ///< USART interrupt disable register offset.
 173 #define US0_IDR (*((reg32_t *)(USART0_BASE + US_IDR_OFF)))      ///< Channel 0 interrupt disable register address.
 174 #define US1_IDR (*((reg32_t *)(USART1_BASE + US_IDR_OFF)))      ///< Channel 1 interrupt disable register address.
 175
 176 #define US_IMR_OFF              0x00000010      ///< USART interrupt mask register offset.
 177 #define US0_IMR (*((reg32_t *)(USART0_BASE + US_IMR_OFF)))      ///< Channel 0 interrupt mask register address.
 178 #define US1_IMR (*((reg32_t *)(USART1_BASE + US_IMR_OFF)))      ///< Channel 1 interrupt mask register address.
 179
 180 #define US_CSR_OFF              0x00000014      ///< USART status register offset.
 181 #define US0_CSR (*((reg32_t *)(USART0_BASE + US_CSR_OFF)))      ///< Channel 0 status register address.
 182 #define US1_CSR (*((reg32_t *)(USART1_BASE + US_CSR_OFF)))      ///< Channel 1 status register address.
 183 #define US_CSR_RI                       20      ///< Image of RI input.
 184 #define US_CSR_DSR                      21      ///< Image of DSR input.
 185 #define US_CSR_DCD                      22      ///< Image of DCD input.
 186 #define US_CSR_CTS                      23      ///< Image of CTS input.
 187
 188 #define US_RXRDY                         0      ///< Receiver ready.
 189 #define US_TXRDY                         1      ///< Transmitter ready.
 190 #define US_RXBRK                         2      ///< Receiver break.
 191 #define US_ENDRX                         3      ///< End of receiver PDC transfer.
 192 #define US_ENDTX                         4      ///< End of transmitter PDC transfer.
 193 #define US_OVRE                          5      ///< Overrun error.
 194 #define US_FRAME                         6      ///< Framing error.
 195 #define US_PARE                          7      ///< Parity error.
 196 #define US_TIMEOUT                       8      ///< Receiver timeout.
 197 #define US_TXEMPTY                       9      ///< Transmitter empty.
 198 #define US_ITERATION                    10      ///< Iteration interrupt enable.
 199 #define US_TXBUFE                       11      ///< Buffer empty interrupt enable.
 200 #define US_RXBUFF                       12      ///< Buffer full interrupt enable.
 201 #define US_NACK                         13      ///< Non acknowledge interrupt enable.
 202 #define US_RIIC                         16      ///< Ring indicator input change enable.
 203 #define US_DSRIC                        17      ///< Data set ready input change enable.
 204 #define US_DCDIC                        18      ///< Data carrier detect input change interrupt enable.
 205 #define US_CTSIC                        19      ///< Clear to send input change interrupt enable.
 206
 207 /**
 208  * Receiver Holding Register
 209  */
 210 /*\{*/
 211 #define US_RHR_OFF              0x00000018      ///< USART receiver holding register offset.
 212 #define US0_RHR (*((reg32_t *)(USART0_BASE + US_RHR_OFF)))      ///< Channel 0 receiver holding register address.
 213 #define US1_RHR (*((reg32_t *)(USART1_BASE + US_RHR_OFF)))      ///< Channel 1 receiver holding register address.
 214 #define US_RHR_RXCHR_MASK       0x000001FF      ///< Last char received if US_RXRDY is set.
 215 #define US_RHR_RXSYNH                   15      ///< Received sync.
 216 /*\}*/
 217
 218 /**
 219  * Transmitter Holding Register
 220  */
 221 /*\{*/
 222 #define US_THR_OFF              0x0000001C      ///< USART transmitter holding register offset.
 223 #define US0_THR (*((reg32_t *)(USART0_BASE + US_THR_OFF)))      ///< Channel 0 transmitter holding register address.
 224 #define US1_THR (*((reg32_t *)(USART1_BASE + US_THR_OFF)))      ///< Channel 1 transmitter holding register address.
 225 #define US_THR_TXCHR_MASK       0x000001FF      ///< Next char to be trasmitted.
 226 #define US_THR_TXSYNH                   15      ///< Sync field to be trasmitted.
 227 /*\}*/
 228
 229 /**
 230  * Baud Rate Generator Register
 231  */
 232 /*\{*/
 233 #define US_BRGR_OFF             0x00000020      ///< USART baud rate register offset.
 234 #define US0_BRGR (*((reg32_t *)(USART0_BASE + US_BRGR_OFF)))    ///< Channel 0 baud rate register address.
 235 #define US1_BRGR (*((reg32_t *)(USART1_BASE + US_BRGR_OFF)))    ///< Channel 1 baud rate register address.
 236 /*\}*/
 237
 238 /**
 239  * Receiver Timeout Register
 240  */
 241 /*\{*/
 242 #define US_RTOR_OFF             0x00000024      ///< USART receiver timeout register offset.
 243 #define US0_RTOR (*((reg32_t *)(USART0_BASE + US_RTOR_OFF)))    ///< Channel 0 receiver timeout register address.
 244 #define US1_RTOR (*((reg32_t *)(USART1_BASE + US_RTOR_OFF)))    ///< Channel 1 receiver timeout register address.
 245 /*\}*/
 246
 247 /**
 248  * Transmitter Time Guard Register
 249  */
 250 /*\{*/
 251 #define US_TTGR_OFF             0x00000028      ///< USART transmitter time guard register offset.
 252 #define US0_TTGR (*((reg32_t *)(USART0_BASE + US_TTGR_OFF)))    ///< Channel 0 transmitter time guard register address.
 253 #define US1_TTGR (*((reg32_t *)(USART1_BASE + US_TTGR_OFF)))    ///< Channel 1 transmitter time guard register address.
 254 /*\}*/
 255
 256 /**
 257  * FI DI Ratio Register
 258 */
 259 /*\{*/
 260 #define US_FIDI_OFF             0x00000040      ///< USART FI DI ratio register offset.
 261 #define US0_FIDI (*((reg32_t *)(USART0_BASE + US_FIDI_OFF)))    ///< Channel 0 FI DI ratio register address.
 262 #define US1_FIDI (*((reg32_t *)(USART1_BASE + US_FIDI_OFF)))    ///< Channel 1 FI DI ratio register address.
 263 /*\}*/
 264
 265 /**
 266  * Error Counter Register
 267  */
 268 /*\{*/
 269 #define US_NER_OFF              0x00000044      ///< USART error counter register offset.
 270 #define US0_NER  (*((reg32_t *)(USART0_BASE + US_NER_OFF)))     ///< Channel 0 error counter register address.
 271 #define US1_NER  (*((reg32_t *)(USART1_BASE + US_NER_OFF)))     ///< Channel 1 error counter register address.
 272 /*\}*/
 273
 274 /**
 275  * IrDA Filter Register
 276  */
 277 /*\{*/
 278 #define US_IF_OFF               0x0000004C      ///< USART IrDA filter register offset.
 279 #define US0_IF (*((reg32_t *)(USART0_BASE + US_IF_OFF)))        ///< Channel 0 IrDA filter register address.
 280 #define US1_IF (*((reg32_t *)(USART1_BASE + US_IF_OFF)))        ///< Channel 1 IrDA filter register address.
 281 /*\}*/
 282
 283 #if USART_HAS_PDC
 284
 285         /**
 286          * Receive Pointer Register
 287          */
 288         /*\{*/
 289         #define US0_RPR (*((reg32_t *)(USART0_BASE + PERIPH_RPR_OFF)))      ///< Channel 0 receive pointer register address.
 290         #define US1_RPR (*((reg32_t *)(USART1_BASE + PERIPH_RPR_OFF)))      ///< Channel 1 receive pointer register address.
 291         /*\}*/
 292
 293         /**
 294          * Receive Counter Register
 295          */
 296         /*\{*/
 297         #define US0_RCR (*((reg32_t *)(USART0_BASE + PERIPH_RCR_OFF)))      ///< Channel 0 receive counter register address.
 298         #define US1_RCR (*((reg32_t *)(USART1_BASE + PERIPH_RCR_OFF)))      ///< Channel 1 receive counter register address.
 299         /*\}*/
 300
 301         /**
 302         * Transmit Pointer Register
 303         */
 304         /*\{*/
 305         #define US0_TPR (*((reg32_t *)(USART0_BASE + PERIPH_TPR_OFF)))      ///< Channel 0 transmit pointer register address.
 306         #define US1_TPR (*((reg32_t *)(USART1_BASE + PERIPH_TPR_OFF)))      ///< Channel 1 transmit pointer register address.
 307         /*\}*/
 308
 309         /**
 310         * Transmit Counter Register
 311         */
 312         /*\{*/
 313         #define US0_TCR (*((reg32_t *)(USART0_BASE + PERIPH_TCR_OFF)))      ///< Channel 0 transmit counter register address.
 314         #define US1_TCR (*((reg32_t *)(USART1_BASE + PERIPH_TCR_OFF)))      ///< Channel 1 transmit counter register address.
 315         /*\}*/
 316
 317         #if defined(PERIPH_RNPR_OFF) && defined(PERIPH_RNCR_OFF)
 318         #define US0_RNPR   (*((reg32_t *)(USART0_BASE + PERIPH_RNPR_OFF)))  ///< PDC channel 0 receive next pointer register.
 319         #define US1_RNPR   (*((reg32_t *)(USART1_BASE + PERIPH_RNPR_OFF)))  ///< PDC channel 1 receive next pointer register.
 320         #define US0_RNCR   (*((reg32_t *)(USART0_BASE + PERIPH_RNCR_OFF)))  ///< PDC channel 0 receive next counter register.
 321         #define US1_RNCR   (*((reg32_t *)(USART1_BASE + PERIPH_RNCR_OFF)))  ///< PDC channel 1 receive next counter register.
 322         #endif
 323
 324         #if defined(PERIPH_TNPR_OFF) && defined(PERIPH_TNCR_OFF)
 325         #define US0_TNPR   (*((reg32_t *)(USART0_BASE + PERIPH_TNPR_OFF)))  ///< PDC channel 0 transmit next pointer register.
 326         #define US1_TNPR   (*((reg32_t *)(USART1_BASE + PERIPH_TNPR_OFF)))  ///< PDC channel 1 transmit next pointer register.
 327         #define US0_TNCR   (*((reg32_t *)(USART0_BASE + PERIPH_TNCR_OFF)))  ///< PDC channel 0 transmit next counter register.
 328         #define US1_TNCR   (*((reg32_t *)(USART1_BASE + PERIPH_TNCR_OFF)))  ///< PDC channel 1 transmit next counter register.
 329         #endif
 330
 331         #if defined(PERIPH_PTCR_OFF)
 332         #define US0_PTCR   (*((reg32_t *)(USART0_BASE + PERIPH_PTCR_OFF)))  ///< PDC channel 0 transfer control register.
 333         #define US1_PTCR   (*((reg32_t *)(USART1_BASE + PERIPH_PTCR_OFF)))  ///< PDC channel 1 transfer control register.
 334         #endif
 335
 336         #if defined(PERIPH_PTSR_OFF)
 337         #define US0_PTSR   (*((reg32_t *)(USART0_BASE + PERIPH_PTSR_OFF)))  ///< PDC channel 0 transfer status register.
 338         #define US1_PTSR   (*((reg32_t *)(USART1_BASE + PERIPH_PTSR_OFF)))  ///< PDC channel 1 transfer status register.
 339         #endif
 340
 341 #endif  /* USART_HAS_PDC */
 342
 343 #endif /* AT91_US_H */