bertos/cpu/cortex-m3/drv/dmac_sam3.c

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2011 Develer S.r.l. (http://www.develer.com/)
  30  * -->
  31  *
  32  * \brief HSMCI driver implementation.
  33  *
  34  * \author Daniele Basile <asterix@develer.com>
  35  */
  36
  37 #include "dmac_sam3.h"
  38 #include <drv/irq_cm3.h>
  39
  40 #include <cpu/irq.h>
  41 #include <cpu/power.h>
  42
  43 #include <io/cm3.h>
  44
  45 #include <mware/event.h>
  46
  47 #include <string.h>
  48
  49 struct DmacCh
  50 {
  51         reg32_t *src;
  52         reg32_t *dst;
  53         reg32_t *desc;
  54         reg32_t *cfg;
  55         reg32_t *ctrla;
  56         reg32_t *ctrlb;
  57 };
  58
  59 #define DMAC_CHANNEL_CNT   5
  60 struct DmacCh dmac_ch[] =
  61 {
  62         {
  63                 .src = &DMAC_SADDR0,
  64                 .dst = &DMAC_DADDR0,
  65                 .desc = &DMAC_DSCR0,
  66                 .cfg = &DMAC_CFG0,
  67                 .ctrla = &DMAC_CTRLA0,
  68                 .ctrlb = &DMAC_CTRLB0,
  69         },
  70         {
  71                 .src = &DMAC_SADDR1,
  72                 .dst = &DMAC_DADDR1,
  73                 .desc = &DMAC_DSCR1,
  74                 .cfg = &DMAC_CFG1,
  75                 .ctrla = &DMAC_CTRLA1,
  76                 .ctrlb = &DMAC_CTRLB1,
  77         },
  78         {
  79                 .src = &DMAC_SADDR2,
  80                 .dst = &DMAC_DADDR2,
  81                 .desc = &DMAC_DSCR2,
  82                 .cfg = &DMAC_CFG2,
  83                 .ctrla = &DMAC_CTRLA2,
  84                 .ctrlb = &DMAC_CTRLB2,
  85         },
  86         {
  87                 .src = &DMAC_SADDR3,
  88                 .dst = &DMAC_DADDR3,
  89                 .desc = &DMAC_DSCR3,
  90                 .cfg = &DMAC_CFG3,
  91                 .ctrla = &DMAC_CTRLA3,
  92                 .ctrlb = &DMAC_CTRLB3,
  93         },
  94         {
  95                 .src = &DMAC_SADDR4,
  96                 .dst = &DMAC_DADDR4,
  97                 .desc = &DMAC_DSCR4,
  98                 .cfg = &DMAC_CFG4,
  99                 .ctrla = &DMAC_CTRLA4,
 100                 .ctrlb = &DMAC_CTRLB4,
 101         },
 102         {
 103                 .src = &DMAC_SADDR5,
 104                 .dst = &DMAC_DADDR5,
 105                 .desc = &DMAC_DSCR5,
 106                 .cfg = &DMAC_CFG5,
 107                 .ctrla = &DMAC_CTRLA5,
 108                 .ctrlb = &DMAC_CTRLB5,
 109         },
 110 };
 111
 112
 113 /* We use event to signal the end of conversion */
 114 static Event data_ready;
 115 static Dmac dmac[DMAC_CHANNEL_CNT];
 116 static uint8_t dmac_ch_enabled;
 117
 118 void dmac_setSourcesLLI(int ch, DmacDesc *lli, uint32_t src, uint32_t dst, uint32_t desc)
 119 {
 120         ASSERT(lli);
 121         DMAC_CHDR = BV(ch);
 122
 123         lli->src_addr = src;
 124         lli->dst_addr = dst;
 125         lli->dsc_addr = desc;
 126 }
 127
 128 void dmac_configureDmacLLI(int ch, DmacDesc *lli, size_t transfer_size, uint32_t cfg, uint32_t ctrla, uint32_t ctrlb)
 129 {
 130         DMAC_CHDR = BV(ch);
 131
 132         *dmac_ch[ch].cfg = cfg | DMAC_CFG_FIFOCFG_ALAP_CFG | (0x1 << DMAC_CFG_AHB_PROT_SHIFT);
 133         lli->ctrla = ctrla | (transfer_size & DMAC_CTRLA_BTSIZE_MASK);
 134         lli->ctrlb = ctrlb & ~BV(DMAC_CTRLB_IEN);
 135         *dmac_ch[ch].desc = (uint32_t)lli;
 136 }
 137
 138 void dmac_setSources(int ch, uint32_t src, uint32_t dst)
 139 {
 140         DMAC_CHDR = BV(ch);
 141
 142         *dmac_ch[ch].src = src;
 143         *dmac_ch[ch].dst = dst;
 144         *dmac_ch[ch].desc = 0;
 145 }
 146
 147 void dmac_configureDmac(int ch, size_t transfer_size, uint32_t cfg, uint32_t ctrla, uint32_t ctrlb)
 148 {
 149         DMAC_CHDR = BV(ch);
 150
 151         *dmac_ch[ch].cfg = cfg | DMAC_CFG_FIFOCFG_ALAP_CFG | (0x1 << DMAC_CFG_AHB_PROT_SHIFT) | BV(DMAC_CFG_SOD);
 152         *dmac_ch[ch].ctrla = ctrla | (transfer_size & DMAC_CTRLA_BTSIZE_MASK);
 153         *dmac_ch[ch].ctrlb = ctrlb & ~BV(DMAC_CTRLB_IEN);
 154 }
 155
 156 int dmac_start(int ch)
 157 {
 158         if (DMAC_CHSR & BV(ch))
 159         {
 160                 dmac[ch].errors |= DMAC_ERR_CH_ALREDY_ON;
 161                 return -1;
 162         }
 163         DMAC_CHER = BV(ch);
 164         return 0;
 165 }
 166
 167 int dmac_stop(int ch)
 168 {
 169         DMAC_CHDR = BV(ch);
 170         return 0;
 171 }
 172
 173 bool dmac_isLLIDone(int ch)
 174 {
 175         return (DMAC_EBCIMR |= (BV(ch) << DMAC_EBCISR_CBTC0));
 176 }
 177
 178 bool dmac_waitLLIDone(int ch)
 179 {
 180         while(!(DMAC_EBCIMR |= (BV(ch) << DMAC_EBCISR_CBTC0)))
 181                 cpu_relax();
 182
 183         DMAC_CHDR = BV(ch);
 184         return true;
 185 }
 186
 187 bool dmac_isDone(int ch)
 188 {
 189         //event_wait(&data_ready);
 190         return (*dmac_ch[ch].ctrla & BV(31));//(DMAC_CHSR |= (BV(dmac->ch) << DMAC_CHSR_EMPT0));
 191 }
 192
 193 bool dmac_waitDone(int ch)
 194 {
 195         event_wait(&data_ready);
 196         DMAC_CHDR = BV(ch);
 197         return true;
 198 }
 199
 200 int dmac_error(int ch)
 201 {
 202         uint32_t err = ((DMAC_EBCISR & 0x3F0000) | dmac[ch].errors);
 203         dmac[ch].errors = 0;
 204         return err;
 205 }
 206
 207 static DECLARE_ISR(dmac_irq)
 208 {
 209         uint32_t status = DMAC_EBCISR;
 210         uint32_t irq_ch = (status & dmac_ch_enabled) & 0xFF;
 211         //kprintf(" %08lx %08lx\n", status, irq_ch);
 212         if (irq_ch)
 213                 for(int i = 0; i < 8; i++)
 214                 {
 215                         if (BV(i) & irq_ch)
 216                                 if(dmac[i].handler)
 217                                         dmac[i].handler();
 218                 }
 219 /*
 220         irq_ch = (status & (dmac_ch_enabled << DMAC_EBCIDR_CBTC0)) >> DMAC_EBCIDR_CBTC0;
 221         //kprintf("c %08lx %08lx\n", status, irq_ch);
 222         if (irq_ch)
 223                 for(int i = 0; i < 8; i++)
 224                 {
 225                         if (BV(i) & irq_ch)
 226                                 if(dmac[i].handler)
 227                                         dmac[i].handler();
 228                 }
 229 */
 230
 231 }
 232
 233 bool dmac_enableCh(int ch, dmac_handler_t handler)
 234 {
 235         ASSERT(ch <= DMAC_CHANNEL_CNT);
 236
 237         dmac_ch_enabled |= BV(ch);
 238         if (handler)
 239         {
 240                 dmac[ch].handler = handler;
 241                 DMAC_EBCIER |= (BV(ch) << DMAC_EBCIER_BTC0) | (BV(ch) << DMAC_EBCIDR_CBTC0);
 242                 kprintf("Init dmac ch[%08lx]\n", DMAC_EBCIMR);
 243         }
 244
 245         return true;
 246 }
 247
 248 void dmac_init(void)
 249 {
 250         dmac_ch_enabled = 0;
 251         memset(&dmac, 0, sizeof(dmac));
 252
 253         //init DMAC
 254         DMAC_EBCIDR = 0x3FFFFF;
 255         DMAC_CHDR = 0x1F;
 256
 257         pmc_periphEnable(DMAC_ID);
 258         DMAC_EN = BV(DMAC_EN_ENABLE);
 259
 260         sysirq_setHandler(INT_DMAC, dmac_irq);
 261 }