bertos/cpu/cortex-m3/drv/hsmci_sam3.c

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2011 Develer S.r.l. (http://www.develer.com/)
  30  * -->
  31  *
  32  * \brief HSMCI driver implementation.
  33  *
  34  * \author Daniele Basile <asterix@develer.com>
  35  */
  36
  37
  38 #include "hsmci_sam3.h"
  39 #include "hw/hw_sd.h"
  40
  41 #include <drv/timer.h>
  42 #include <drv/irq_cm3.h>
  43 #include <drv/dmac_sam3.h>
  44
  45 #include <cpu/irq.h>
  46
  47 #include <io/cm3.h>
  48
  49
  50 #define HSMCI_CLK_DIV(RATE)     ((CPU_FREQ / (RATE << 1)) - 1)
  51
  52
  53 #define HSMCI_RESP_ERROR_MASK   (BV(HSMCI_SR_RINDE) | BV(HSMCI_SR_RDIRE) \
  54           | BV(HSMCI_SR_RENDE)| BV(HSMCI_SR_RTOE))
  55
  56 #define HSMCI_DATA_ERROR_MASK   (BV(HSMCI_SR_DCRCE) | BV(HSMCI_SR_DTOE))
  57
  58 #define HSMCI_READY_MASK     (BV(HSMCI_SR_CMDRDY) | BV(HSMCI_SR_NOTBUSY))
  59 #define HSMCI_WAIT()\
  60         do { \
  61                 cpu_relax(); \
  62         } while (!(HSMCI_SR & BV(HSMCI_SR_CMDRDY)))
  63
  64
  65 #define HSMCI_WAIT_DATA_RDY()\
  66         do { \
  67                 cpu_relax(); \
  68         } while (!(HSMCI_SR & BV(HSMCI_SR_RXRDY)))
  69
  70
  71 #define HSMCI_DMAC_CH    0
  72
  73 static DECLARE_ISR(hsmci_irq)
  74 {
  75         uint32_t status = HSMCI_SR;
  76         if (status & BV(HSMCI_IER_DMADONE))
  77         {
  78         }
  79 }
  80
  81
  82 void hsmci_readResp(uint32_t *resp, size_t len)
  83 {
  84         ASSERT(resp);
  85
  86         for (size_t i = 0; i < len ; i++)
  87                 resp[i] = HSMCI_RSPR;
  88 }
  89
  90 bool hsmci_sendCmd(uint8_t index, uint32_t argument, uint32_t reply_type)
  91 {
  92         HSMCI_WAIT();
  93
  94         HSMCI_ARGR = argument;
  95         HSMCI_CMDR = index | reply_type | BV(HSMCI_CMDR_MAXLAT);
  96
  97         uint32_t status = HSMCI_SR;
  98         while (!(status & BV(HSMCI_SR_CMDRDY)))
  99         {
 100                 if (status & HSMCI_RESP_ERROR_MASK)
 101                         return status;
 102
 103                 cpu_relax();
 104
 105                 status = HSMCI_SR;
 106         }
 107
 108         return 0;
 109 }
 110
 111 void hsmci_write(const uint32_t *buf, size_t word_num, size_t blk_size)
 112 {
 113         HSMCI_DMA |= BV(HSMCI_DMA_DMAEN);
 114         HSMCI_BLKR = blk_size << HSMCI_BLKR_BLKLEN_SHIFT;
 115
 116         uint32_t cfg = BV(DMAC_CFG_DST_H2SEL);
 117         uint32_t ctrla = DMAC_CTRLA_SRC_WIDTH_WORD | DMAC_CTRLA_DST_WIDTH_WORD;
 118         uint32_t ctrlb = BV(DMAC_CTRLB_SRC_DSCR) | BV(DMAC_CTRLB_DST_DSCR) |
 119                                                 DMAC_CTRLB_FC_MEM2PER_DMA_FC |
 120                                                 DMAC_CTRLB_DST_INCR_FIXED | DMAC_CTRLB_SRC_INCR_INCREMENTING;
 121
 122         dmac_setSources(HSMCI_DMAC_CH, (uint32_t)buf, (uint32_t)&HSMCI_TDR);
 123         dmac_configureDmac(HSMCI_DMAC_CH, word_num, cfg, ctrla, ctrlb);
 124         dmac_start(HSMCI_DMAC_CH);
 125 }
 126
 127 void hsmci_read(uint32_t *buf, size_t word_num, size_t blk_size)
 128 {
 129         HSMCI_DMA |= BV(HSMCI_DMA_DMAEN);
 130         HSMCI_BLKR = blk_size << HSMCI_BLKR_BLKLEN_SHIFT;
 131
 132         uint32_t cfg = BV(DMAC_CFG_SRC_H2SEL);
 133         uint32_t ctrla = DMAC_CTRLA_SRC_WIDTH_WORD | DMAC_CTRLA_DST_WIDTH_WORD;
 134         uint32_t ctrlb = BV(DMAC_CTRLB_SRC_DSCR) | BV(DMAC_CTRLB_DST_DSCR) |
 135                                                 DMAC_CTRLB_FC_PER2MEM_DMA_FC |
 136                                                 DMAC_CTRLB_DST_INCR_INCREMENTING | DMAC_CTRLB_SRC_INCR_FIXED;
 137
 138         dmac_setSources(HSMCI_DMAC_CH, (uint32_t)&HSMCI_RDR, (uint32_t)buf);
 139         dmac_configureDmac(HSMCI_DMAC_CH, word_num, cfg, ctrla, ctrlb);
 140         dmac_start(HSMCI_DMAC_CH);
 141 }
 142
 143
 144 void hsmci_waitTransfer(void)
 145 {
 146         while (!(HSMCI_SR & BV(HSMCI_SR_XFRDONE)))
 147                 cpu_relax();
 148 }
 149
 150 void hsmci_setSpeed(uint32_t data_rate, int flag)
 151 {
 152         if (flag & HSMCI_HS_MODE)
 153                 HSMCI_CFG |= BV(HSMCI_CFG_HSMODE);
 154         else
 155                 HSMCI_CFG &= ~BV(HSMCI_CFG_HSMODE);
 156
 157         HSMCI_MR = HSMCI_CLK_DIV(data_rate) | ((0x7u << HSMCI_MR_PWSDIV_SHIFT) & HSMCI_MR_PWSDIV_MASK);
 158
 159         timer_delay(10);
 160 }
 161
 162 void hsmci_init(Hsmci *hsmci)
 163 {
 164         (void)hsmci;
 165
 166         SD_PIN_INIT();
 167
 168         pmc_periphEnable(HSMCI_ID);
 169         HSMCI_CR = BV(HSMCI_CR_SWRST);
 170         HSMCI_CR = BV(HSMCI_CR_PWSDIS) | BV(HSMCI_CR_MCIDIS);
 171         HSMCI_IDR = 0xFFFFFFFF;
 172
 173         HSMCI_DTOR = 0xFF | HSMCI_DTOR_DTOMUL_1048576;
 174         HSMCI_CSTOR = 0xFF | HSMCI_CSTOR_CSTOMUL_1048576;
 175         HSMCI_MR = HSMCI_CLK_DIV(HSMCI_INIT_SPEED) | ((0x7u << HSMCI_MR_PWSDIV_SHIFT) & HSMCI_MR_PWSDIV_MASK) | BV(HSMCI_MR_RDPROOF);
 176         HSMCI_CFG = BV(HSMCI_CFG_FIFOMODE) | BV(HSMCI_CFG_FERRCTRL);
 177
 178         sysirq_setHandler(INT_HSMCI, hsmci_irq);
 179         HSMCI_CR = BV(HSMCI_CR_MCIEN);
 180         HSMCI_DMA = 0;
 181
 182         dmac_enableCh(HSMCI_DMAC_CH, NULL);
 183 }