bertos/cpu/cortex-m3/io/sam3_smc.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2011 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \brief SAM3X/A/U Static Memory Controller definitions.
  34  */
  35
  36 #ifndef SAM3_SMC_H
  37 #define SAM3_SMC_H
  38
  39 #if !CPU_CM3_SAM3X && !CPU_CM3_SAM3U
  40         #error SMC registers undefined for current cpu
  41 #endif
  42
  43 /** SMC registers base. */
  44 #define SMC_BASE  0x400E0000
  45
  46
  47 /**
  48  * SMC register offsets.
  49  */
  50 /*\{*/
  51 #define SMC_CFG_OFF         0x000  ///< NFC Configuration
  52 #define SMC_CTRL_OFF        0x004  ///< NFC Control
  53 #define SMC_SR_OFF          0x008  ///< NFC Status
  54 #define SMC_IER_OFF         0x00C  ///< NFC Interrupt Enable
  55 #define SMC_IDR_OFF         0x010  ///< NFC Interrupt Disable
  56 #define SMC_IMR_OFF         0x014  ///< NFC Interrupt Mask
  57 #define SMC_ADDR_OFF        0x018  ///< NFC Address Cycle Zero
  58 #define SMC_BANK_OFF        0x01C  ///< Bank Address
  59 #define SMC_ECC_CTRL_OFF    0x020  ///< ECC Control
  60 #define SMC_ECC_MD_OFF      0x024  ///< ECC Mode
  61 #define SMC_ECC_SR1_OFF     0x028  ///< ECC Status 1
  62 #define SMC_ECC_PR0_OFF     0x02C  ///< ECC Parity 0
  63 #define SMC_ECC_PR1_OFF     0x030  ///< ECC parity 1
  64 #define SMC_ECC_SR2_OFF     0x034  ///< ECC status 2
  65 #define SMC_ECC_PR2_OFF     0x038  ///< ECC parity 2
  66 #define SMC_ECC_PR3_OFF     0x03C  ///< ECC parity 3
  67 #define SMC_ECC_PR4_OFF     0x040  ///< ECC parity 4
  68 #define SMC_ECC_PR5_OFF     0x044  ///< ECC parity 5
  69 #define SMC_ECC_PR6_OFF     0x048  ///< ECC parity 6
  70 #define SMC_ECC_PR7_OFF     0x04C  ///< ECC parity 7
  71 #define SMC_ECC_PR8_OFF     0x050  ///< ECC parity 8
  72 #define SMC_ECC_PR9_OFF     0x054  ///< ECC parity 9
  73 #define SMC_ECC_PR10_OFF    0x058  ///< ECC parity 10
  74 #define SMC_ECC_PR11_OFF    0x05C  ///< ECC parity 11
  75 #define SMC_ECC_PR12_OFF    0x060  ///< ECC parity 12
  76 #define SMC_ECC_PR13_OFF    0x064  ///< ECC parity 13
  77 #define SMC_ECC_PR14_OFF    0x068  ///< ECC parity 14
  78 #define SMC_ECC_PR15_OFF    0x06C  ///< ECC parity 15
  79 #define SMC_SETUP0_OFF      0x070  ///< SETUP (CS_number = 0)
  80 #define SMC_PULSE0_OFF      0x074  ///< PULSE (CS_number = 0)
  81 #define SMC_CYCLE0_OFF      0x078  ///< CYCLE (CS_number = 0)
  82 #define SMC_TIMINGS0_OFF    0x07C  ///< TIMINGS (CS_number = 0)
  83 #define SMC_MODE0_OFF       0x080  ///< MODE (CS_number = 0)
  84 #define SMC_SETUP1_OFF      0x084  ///< SETUP (CS_number = 1)
  85 #define SMC_PULSE1_OFF      0x088  ///< PULSE (CS_number = 1)
  86 #define SMC_CYCLE1_OFF      0x08C  ///< CYCLE (CS_number = 1)
  87 #define SMC_TIMINGS1_OFF    0x090  ///< TIMINGS (CS_number = 1)
  88 #define SMC_MODE1_OFF       0x094  ///< MODE (CS_number = 1)
  89 #define SMC_SETUP2_OFF      0x098  ///< SETUP (CS_number = 2)
  90 #define SMC_PULSE2_OFF      0x09C  ///< PULSE (CS_number = 2)
  91 #define SMC_CYCLE2_OFF      0x0A0  ///< CYCLE (CS_number = 2)
  92 #define SMC_TIMINGS2_OFF    0x0A4  ///< TIMINGS (CS_number = 2)
  93 #define SMC_MODE2_OFF       0x0A8  ///< MODE (CS_number = 2)
  94 #define SMC_SETUP3_OFF      0x0AC  ///< SETUP (CS_number = 3)
  95 #define SMC_PULSE3_OFF      0x0B0  ///< PULSE (CS_number = 3)
  96 #define SMC_CYCLE3_OFF      0x0B4  ///< CYCLE (CS_number = 3)
  97 #define SMC_TIMINGS3_OFF    0x0B8  ///< TIMINGS (CS_number = 3)
  98 #define SMC_MODE3_OFF       0x0BC  ///< MODE (CS_number = 3)
  99 #define SMC_SETUP4_OFF      0x0C0  ///< SETUP (CS_number = 4)
 100 #define SMC_PULSE4_OFF      0x0C4  ///< PULSE (CS_number = 4)
 101 #define SMC_CYCLE4_OFF      0x0C8  ///< CYCLE (CS_number = 4)
 102 #define SMC_TIMINGS4_OFF    0x0CC  ///< TIMINGS (CS_number = 4)
 103 #define SMC_MODE4_OFF       0x0D0  ///< MODE (CS_number = 4)
 104 #define SMC_SETUP5_OFF      0x0D4  ///< SETUP (CS_number = 5)
 105 #define SMC_PULSE5_OFF      0x0D8  ///< PULSE (CS_number = 5)
 106 #define SMC_CYCLE5_OFF      0x0DC  ///< CYCLE (CS_number = 5)
 107 #define SMC_TIMINGS5_OFF    0x0E0  ///< TIMINGS (CS_number = 5)
 108 #define SMC_MODE5_OFF       0x0E4  ///< MODE (CS_number = 5)
 109 #define SMC_SETUP6_OFF      0x0E8  ///< SETUP (CS_number = 6)
 110 #define SMC_PULSE6_OFF      0x0EC  ///< PULSE (CS_number = 6)
 111 #define SMC_CYCLE6_OFF      0x0F0  ///< CYCLE (CS_number = 6)
 112 #define SMC_TIMINGS6_OFF    0x0F4  ///< TIMINGS (CS_number = 6)
 113 #define SMC_MODE6_OFF       0x0F8  ///< MODE (CS_number = 6)
 114 #define SMC_SETUP7_OFF      0x0FC  ///< SETUP (CS_number = 7)
 115 #define SMC_PULSE7_OFF      0x100  ///< PULSE (CS_number = 7)
 116 #define SMC_CYCLE7_OFF      0x104  ///< CYCLE (CS_number = 7)
 117 #define SMC_TIMINGS7_OFF    0x108  ///< TIMINGS (CS_number = 7)
 118 #define SMC_MODE7_OFF       0x10C  ///< MODE (CS_number = 7)
 119 #define SMC_OCMS_OFF        0x110  ///< OCMS MODE
 120 #define SMC_KEY1_OFF        0x114  ///< KEY1
 121 #define SMC_KEY2_OFF        0x118  ///< KEY2
 122 #define SMC_WPCR_OFF        0x1E4  ///< Write Protection Control
 123 #define SMC_WPSR_OFF        0x1E8  ///< Write Protection Status
 124 /*\}*/
 125
 126 /**
 127  * SMC registers.
 128  */
 129 /*\{*/
 130 #define SMC_CFG        (*((reg32_t *)(SMC_BASE + SMC_CFG_OFF)))
 131 #define SMC_CTRL       (*((reg32_t *)(SMC_BASE + SMC_CTRL_OFF)))
 132 #define SMC_SR         (*((reg32_t *)(SMC_BASE + SMC_SR_OFF)))
 133 #define SMC_IER        (*((reg32_t *)(SMC_BASE + SMC_IER_OFF)))
 134 #define SMC_IDR        (*((reg32_t *)(SMC_BASE + SMC_IDR_OFF)))
 135 #define SMC_IMR        (*((reg32_t *)(SMC_BASE + SMC_IMR_OFF)))
 136 #define SMC_ADDR       (*((reg32_t *)(SMC_BASE + SMC_ADDR_OFF)))
 137 #define SMC_BANK       (*((reg32_t *)(SMC_BASE + SMC_BANK_OFF)))
 138 #define SMC_ECC_CTRL   (*((reg32_t *)(SMC_BASE + SMC_ECC_CTRL_OFF)))
 139 #define SMC_ECC_MD     (*((reg32_t *)(SMC_BASE + SMC_ECC_MD_OFF)))
 140 #define SMC_ECC_SR1    (*((reg32_t *)(SMC_BASE + SMC_ECC_SR1_OFF)))
 141 #define SMC_ECC_PR0    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR0_OFF)))
 142 #define SMC_ECC_PR1    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR1_OFF)))
 143 #define SMC_ECC_SR2    (*((reg32_t *)(SMC_BASE + SMC_ECC_SR2_OFF)))
 144 #define SMC_ECC_PR2    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR2_OFF)))
 145 #define SMC_ECC_PR3    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR3_OFF)))
 146 #define SMC_ECC_PR4    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR4_OFF)))
 147 #define SMC_ECC_PR5    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR5_OFF)))
 148 #define SMC_ECC_PR6    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR6_OFF)))
 149 #define SMC_ECC_PR7    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR7_OFF)))
 150 #define SMC_ECC_PR8    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR8_OFF)))
 151 #define SMC_ECC_PR9    (*((reg32_t *)(SMC_BASE + SMC_ECC_PR9_OFF)))
 152 #define SMC_ECC_PR10   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR10_OFF)))
 153 #define SMC_ECC_PR11   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR11_OFF)))
 154 #define SMC_ECC_PR12   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR12_OFF)))
 155 #define SMC_ECC_PR13   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR13_OFF)))
 156 #define SMC_ECC_PR14   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR14_OFF)))
 157 #define SMC_ECC_PR15   (*((reg32_t *)(SMC_BASE + SMC_ECC_PR15_OFF)))
 158 #define SMC_SETUP0     (*((reg32_t *)(SMC_BASE + SMC_SETUP0_OFF)))
 159 #define SMC_PULSE0     (*((reg32_t *)(SMC_BASE + SMC_PULSE0_OFF)))
 160 #define SMC_CYCLE0     (*((reg32_t *)(SMC_BASE + SMC_CYCLE0_OFF)))
 161 #define SMC_TIMINGS0   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS0_OFF)))
 162 #define SMC_MODE0      (*((reg32_t *)(SMC_BASE + SMC_MODE0_OFF)))
 163 #define SMC_SETUP1     (*((reg32_t *)(SMC_BASE + SMC_SETUP1_OFF)))
 164 #define SMC_PULSE1     (*((reg32_t *)(SMC_BASE + SMC_PULSE1_OFF)))
 165 #define SMC_CYCLE1     (*((reg32_t *)(SMC_BASE + SMC_CYCLE1_OFF)))
 166 #define SMC_TIMINGS1   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS1_OFF)))
 167 #define SMC_MODE1      (*((reg32_t *)(SMC_BASE + SMC_MODE1_OFF)))
 168 #define SMC_SETUP2     (*((reg32_t *)(SMC_BASE + SMC_SETUP2_OFF)))
 169 #define SMC_PULSE2     (*((reg32_t *)(SMC_BASE + SMC_PULSE2_OFF)))
 170 #define SMC_CYCLE2     (*((reg32_t *)(SMC_BASE + SMC_CYCLE2_OFF)))
 171 #define SMC_TIMINGS2   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS2_OFF)))
 172 #define SMC_MODE2      (*((reg32_t *)(SMC_BASE + SMC_MODE2_OFF)))
 173 #define SMC_SETUP3     (*((reg32_t *)(SMC_BASE + SMC_SETUP3_OFF)))
 174 #define SMC_PULSE3     (*((reg32_t *)(SMC_BASE + SMC_PULSE3_OFF)))
 175 #define SMC_CYCLE3     (*((reg32_t *)(SMC_BASE + SMC_CYCLE3_OFF)))
 176 #define SMC_TIMINGS3   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS3_OFF)))
 177 #define SMC_MODE3      (*((reg32_t *)(SMC_BASE + SMC_MODE3_OFF)))
 178 #define SMC_SETUP4     (*((reg32_t *)(SMC_BASE + SMC_SETUP4_OFF)))
 179 #define SMC_PULSE4     (*((reg32_t *)(SMC_BASE + SMC_PULSE4_OFF)))
 180 #define SMC_CYCLE4     (*((reg32_t *)(SMC_BASE + SMC_CYCLE4_OFF)))
 181 #define SMC_TIMINGS4   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS4_OFF)))
 182 #define SMC_MODE4      (*((reg32_t *)(SMC_BASE + SMC_MODE4_OFF)))
 183 #define SMC_SETUP5     (*((reg32_t *)(SMC_BASE + SMC_SETUP5_OFF)))
 184 #define SMC_PULSE5     (*((reg32_t *)(SMC_BASE + SMC_PULSE5_OFF)))
 185 #define SMC_CYCLE5     (*((reg32_t *)(SMC_BASE + SMC_CYCLE5_OFF)))
 186 #define SMC_TIMINGS5   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS5_OFF)))
 187 #define SMC_MODE5      (*((reg32_t *)(SMC_BASE + SMC_MODE5_OFF)))
 188 #define SMC_SETUP6     (*((reg32_t *)(SMC_BASE + SMC_SETUP6_OFF)))
 189 #define SMC_PULSE6     (*((reg32_t *)(SMC_BASE + SMC_PULSE6_OFF)))
 190 #define SMC_CYCLE6     (*((reg32_t *)(SMC_BASE + SMC_CYCLE6_OFF)))
 191 #define SMC_TIMINGS6   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS6_OFF)))
 192 #define SMC_MODE6      (*((reg32_t *)(SMC_BASE + SMC_MODE6_OFF)))
 193 #define SMC_SETUP7     (*((reg32_t *)(SMC_BASE + SMC_SETUP7_OFF)))
 194 #define SMC_PULSE7     (*((reg32_t *)(SMC_BASE + SMC_PULSE7_OFF)))
 195 #define SMC_CYCLE7     (*((reg32_t *)(SMC_BASE + SMC_CYCLE7_OFF)))
 196 #define SMC_TIMINGS7   (*((reg32_t *)(SMC_BASE + SMC_TIMINGS7_OFF)))
 197 #define SMC_MODE7      (*((reg32_t *)(SMC_BASE + SMC_MODE7_OFF)))
 198 #define SMC_OCMS       (*((reg32_t *)(SMC_BASE + SMC_OCMS_OFF)))
 199 #define SMC_KEY1       (*((reg32_t *)(SMC_BASE + SMC_KEY1_OFF)))
 200 #define SMC_KEY2       (*((reg32_t *)(SMC_BASE + SMC_KEY2_OFF)))
 201 #define SMC_WPCR       (*((reg32_t *)(SMC_BASE + SMC_WPCR_OFF)))
 202 #define SMC_WPSR       (*((reg32_t *)(SMC_BASE + SMC_WPSR_OFF)))
 203 /*\}*/
 204
 205 /**
 206  * Defines for bit fields in SMC_SETUP registers.
 207  */
 208 /*\{*/
 209 #define SMC_SETUP_NWE_SETUP_MASK      0x3f
 210 #define SMC_SETUP_NWE_SETUP(x)        (SMC_SETUP_NWE_SETUP_MASK & (x))
 211 #define SMC_SETUP_NCS_WR_SETUP_SHIFT  8
 212 #define SMC_SETUP_NCS_WR_SETUP_MASK   (0x3f << SMC_SETUP_NCS_WR_SETUP_SHIFT)
 213 #define SMC_SETUP_NCS_WR_SETUP(x)     (SMC_SETUP_NCS_WR_SETUP_MASK & ((x) << SMC_SETUP_NCS_WR_SETUP_SHIFT))
 214 #define SMC_SETUP_NRD_SETUP_SHIFT     16
 215 #define SMC_SETUP_NRD_SETUP_MASK      (0x3f << SMC_SETUP_NRD_SETUP_SHIFT)
 216 #define SMC_SETUP_NRD_SETUP(x)        (SMC_SETUP_NRD_SETUP_MASK & ((x) << SMC_SETUP_NRD_SETUP_SHIFT))
 217 #define SMC_SETUP_NCS_RD_SETUP_SHIFT  24
 218 #define SMC_SETUP_NCS_RD_SETUP_MASK   (0x3f << SMC_SETUP_NCS_RD_SETUP_SHIFT)
 219 #define SMC_SETUP_NCS_RD_SETUP(x)     (SMC_SETUP_NCS_RD_SETUP_MASK & ((x) << SMC_SETUP_NCS_RD_SETUP_SHIFT))
 220 /*\}*/
 221
 222 /**
 223  * Defines for bit fields in SMC_PULSE registers.
 224  */
 225 /*\{*/
 226 #define SMC_PULSE_NWE_PULSE_MASK      0x3f
 227 #define SMC_PULSE_NWE_PULSE(x)        (SMC_PULSE_NWE_PULSE_MASK & (x))
 228 #define SMC_PULSE_NCS_WR_PULSE_SHIFT  8
 229 #define SMC_PULSE_NCS_WR_PULSE_MASK   (0x3f << SMC_PULSE_NCS_WR_PULSE_SHIFT)
 230 #define SMC_PULSE_NCS_WR_PULSE(x)     (SMC_PULSE_NCS_WR_PULSE_MASK & ((x) << SMC_PULSE_NCS_WR_PULSE_SHIFT))
 231 #define SMC_PULSE_NRD_PULSE_SHIFT     16
 232 #define SMC_PULSE_NRD_PULSE_MASK      (0x3f << SMC_PULSE_NRD_PULSE_SHIFT)
 233 #define SMC_PULSE_NRD_PULSE(x)        (SMC_PULSE_NRD_PULSE_MASK & ((x) << SMC_PULSE_NRD_PULSE_SHIFT))
 234 #define SMC_PULSE_NCS_RD_PULSE_SHIFT  24
 235 #define SMC_PULSE_NCS_RD_PULSE_MASK   (0x3f << SMC_PULSE_NCS_RD_PULSE_SHIFT)
 236 #define SMC_PULSE_NCS_RD_PULSE(x)     (SMC_PULSE_NCS_RD_PULSE_MASK & ((x) << SMC_PULSE_NCS_RD_PULSE_SHIFT))
 237 /*\}*/
 238
 239 /**
 240  * Defines for bit fields in SMC_CYCLE registers.
 241  */
 242 /*\{*/
 243 #define SMC_CYCLE_NWE_CYCLE_MASK      0x1ff
 244 #define SMC_CYCLE_NWE_CYCLE(x)        (SMC_CYCLE_NWE_CYCLE_MASK & (x))
 245 #define SMC_CYCLE_NRD_CYCLE_SHIFT     16
 246 #define SMC_CYCLE_NRD_CYCLE_MASK      (0x1ff << SMC_CYCLE_NRD_CYCLE_SHIFT)
 247 #define SMC_CYCLE_NRD_CYCLE(x)        (SMC_CYCLE_NRD_CYCLE_MASK & ((x) << SMC_CYCLE_NRD_CYCLE_SHIFT))
 248 /*\}*/
 249
 250 /**
 251  * Defines for bit fields in SMC_MODE registers.
 252  */
 253 /*\{*/
 254 #define SMC_MODE_READ_MODE            BV(0)
 255 #define SMC_MODE_WRITE_MODE           BV(1)
 256 #define SMC_MODE_EXNW_MODE_SHIFT      4
 257 #define SMC_MODE_EXNW_MODE_MASK       (0x3 << SMC_MODE_EXNW_MODE_SHIFT)
 258 #define   SMC_MODE_EXNW_MODE_DISABLED (0x0 << SNC_MODE_EXNW_MODE_SHIFT)
 259 #define   SMC_MODE_EXNW_MODE_FROZEN   (0x2 << SNC_MODE_EXNW_MODE_SHIFT)
 260 #define   SMC_MODE_EXNW_MODE_READY    (0x3 << SNC_MODE_EXNW_MODE_SHIFT)
 261 #define SMC_MODE_BAT                  BV(8)
 262 #define SMC_MODE_DBW                  BV(12)
 263 #define SMC_MODE_TDF_CYCLES_SHIFT     16
 264 #define SMC_MODE_TDF_CYCLES_MASK      (0xf << SMC_MODE_TDF_CYCLES_SHIFT)
 265 #define SMC_MODE_TDF_CYCLES(x)        (SMC_MODE_TDF_CYCLES_MASK & ((x) << SMC_MODE_TDF_CYCLES_SHIFT))
 266 #define SMC_MODE_TDF_MODE             BV(20)
 267 /*\}*/
 268
 269 #endif /* SAM3_SMC_H */