bertos/cpu/cortex-m3/io/sam3_ssc.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2011 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \author Daniele Basile <asterix@develer.com>
  34  *
  35  * SAM3X SSC register definitions.
  36  */
  37
  38 #ifndef SAM3_SSC_H
  39 #define SAM3_SSC_H
  40
  41 #include <io/cm3.h>
  42
  43 /** SSC registers base. */
  44 #define SSC_BASE                    0x40004000U
  45
  46
  47 /**
  48  * SSC Control Register
  49  */
  50 /*\{*/
  51 #define SSC_CR_OFF                  0x00000000  ///< Control register offset.
  52
  53 #define SSC_RXEN                     0  ///< Receive enable.
  54 #define SSC_RXDIS                    1  ///< Receive disable.
  55 #define SSC_TXEN                     8  ///< Transmit enable.
  56 #define SSC_TXDIS                    9  ///< Transmit disable.
  57 #define SSC_SWRST                   15  ///< Software reset.
  58 /*\}*/
  59
  60 /**
  61  * SSC Clock Mode Register
  62  */
  63 /*\{*/
  64 #define SSC_CMR_OFF                 0x00000004  ///< Clock mode register offset.
  65
  66 #define SSC_DIV_MASK                0x00000FFF  ///< Clock divider.
  67 /*\}*/
  68
  69 /**
  70  * SSC Receive/Transmit Clock Mode Register
  71  */
  72 /*\{*/
  73 #define SSC_RCMR_OFF                0x00000010  ///< Receive clock mode register offset.
  74 #define SSC_TCMR_OFF                0x00000018  ///< Transmit clock mode register offset.
  75
  76 #define SSC_CKS_MASK                0x00000003  ///< Receive clock selection.
  77 #define SSC_CKS_DIV                 0x00000000  ///< Divided clock.
  78 #define SSC_CKS_CLK                 0x00000001  ///< RK/TK clock signal.
  79 #define SSC_CKS_PIN                 0x00000002  ///< TK/RK pin.
  80 #define SSC_CKO_MASK                0x0000001C  ///< Receive clock output mode selection.
  81 #define SSC_CKO_NONE                0x00000000  ///< None.
  82 #define SSC_CKO_CONT                0x00000004  ///< Continous receive clock.
  83 #define SSC_CKO_TRAN                0x00000008  ///< Receive clock only during data transfers.
  84 #define SSC_CKI                              5  ///< Receive clock inversion.
  85 #define SSC_CKG_MASK                0x000000C0  ///< Receive clock gating selection.
  86 #define SSC_CKG_NONE                0x00000000  ///< None, continous clock.
  87 #define SSC_CKG_FL                  0x00000040  ///< Continous receive clock.
  88 #define SSC_CKG_FH                  0x00000080  ///< Receive clock only during data transfers.
  89 #define SSC_START_MASK              0x00000F00  ///< Receive start selection.
  90 #define SSC_START_CONT              0x00000000  ///< Receive start as soon as enabled.
  91 #define SSC_START_TX                0x00000100  ///< Receive start on transmit start.
  92 #define SSC_START_RX                0x00000100  ///< Receive start on receive start.
  93 #define SSC_START_LOW_F             0x00000200  ///< Receive start on low level RF.
  94 #define SSC_START_HIGH_F            0x00000300  ///< Receive start on high level RF.
  95 #define SSC_START_FALL_F            0x00000400  ///< Receive start on falling edge RF.
  96 #define SSC_START_RISE_F            0x00000500  ///< Receive start on rising edge RF.
  97 #define SSC_START_LEVEL_F           0x00000600  ///< Receive start on any RF level change.
  98 #define SSC_START_EDGE_F            0x00000700  ///< Receive start on any RF edge.
  99 #define SSC_START_COMP0             0x00000800  ///< Receive on compare 0.
 100 #define SSC_STOP                            12  ///< Receive stop selection.
 101 #define SSC_STTDLY_MASK             0x00FF0000  ///< Receive start delay.
 102 #define SSC_STTDLY_SHIFT                    16  ///< Least significant bit of receive start delay.
 103 #define SSC_PERIOD_MASK             0xFF000000  ///< Receive period divider selection.
 104 #define SSC_PERIOD_SHIFT                    24  ///< Least significant bit of receive period divider selection.
 105 /*\}*/
 106
 107 /**
 108  * SSC Receive/Transmit Frame Mode Registers
 109  */
 110 /*\{*/
 111 #define SSC_RFMR_OFF                0x00000014  ///< Receive frame mode register offset.
 112 #define SSC_TFMR_OFF                0x0000001C  ///< Transmit frame mode register offset.
 113
 114 #define SSC_DATLEN_MASK             0x0000001F  ///< Data length.
 115 #define SSC_LOOP                             5  ///< Receiver loop mode.
 116 #define SSC_DATDEF                           5  ///< Transmit default value.
 117
 118 #define SSC_MSBF                             7  ///< Most significant bit first.
 119 #define SSC_DATNB_MASK              0x00000F00  ///< Data number per frame.
 120 #define SSC_DATNB_SHIFT                      8  ///< Least significant bit of data number per frame.
 121 #define SSC_FSLEN_MASK              0x000F0000  ///< Receive frame sync. length.
 122 #define SSC_FSLEN_SHIFT                     16  ///< Least significant bit of receive frame sync. length.
 123 #define SSC_FSOS                    0x00700000  ///< Receive frame sync. output selection.
 124 #define SSC_FSOS_NONE               0x00000000  ///< No frame sync. Line set to input.
 125 #define SSC_FSOS_NEGATIVE           0x00100000  ///< Negative pulse.
 126 #define SSC_FSOS_POSITIVE           0x00200000  ///< Positive pulse.
 127 #define SSC_FSOS_LOW                0x00300000  ///< Low during transfer.
 128 #define SSC_FSOS_HIGH               0x00400000  ///< High during transfer.
 129 #define SSC_FSOS_TOGGLE             0x00500000  ///< Toggling at each start.
 130 #define SSC_FSDEN                           23  ///< Frame sync. data enable.
 131 #define SSC_FSEDGE                          24  ///< Frame sync. edge detection.
 132 #define SSC_FSLEN_EXT                       26  ///<
 133 /*\}*/
 134
 135 /**
 136  * SSC Receive Holding Register
 137  */
 138 /*\{*/
 139 #define SSC_RHR_OFF                 0x00000020  ///< Receive holding register offset.
 140 /*\}*/
 141
 142 /**
 143  * SSC Transmit Holding Register
 144  */
 145 /*\{*/
 146 #define SSC_THR_OFF                 0x00000024  ///< Transmit holding register offset.
 147 /*\}*/
 148
 149 /**
 150  * SSC Receive Sync. Holding Register
 151  */
 152 /*\{*/
 153 #define SSC_RSHR_OFF                0x00000030  ///< Receive sync. holding register offset.
 154 /*\}*/
 155
 156 /**
 157  * SSC Transmit Sync. Holding Register
 158  */
 159 /*\{*/
 160 #define SSC_TSHR_OFF                0x00000034  ///< Transmit sync. holding register offset.
 161 /*\}*/
 162
 163 /**
 164  * SSC Receive Compare 0 Register
 165  */
 166 /*\{*/
 167 #define SSC_RC0R_OFF                0x00000038  ///< Receive compare 0 register offset.
 168 /*\}*/
 169
 170 /**
 171  * SSC Receive Compare 1 Register
 172  */
 173 /*\{*/
 174 #define SSC_RC1R_OFF                0x0000003C  ///< Receive compare 1 register offset.
 175 /*\}*/
 176
 177 /**
 178  * SSC Status and Interrupt Register
 179  */
 180 /*\{*/
 181 #define SSC_SR_OFF                  0x00000040  ///< Status register offset.
 182 #define SSC_IER_OFF                 0x00000044  ///< Interrupt enable register offset.
 183 #define SSC_IDR_OFF                 0x00000048  ///< Interrupt disable register offset.
 184 #define SSC_IMR_OFF                 0x0000004C  ///< Interrupt mask register offset.
 185
 186 #define SSC_TXRDY                            0  ///< Transmit ready.
 187 #define SSC_TXEMPTY                          1  ///< Transmit empty.
 188 #define SSC_ENDTX                            2  ///< End of transmission.
 189 #define SSC_TXBUFE                           3  ///< Transmit buffer empty.
 190 #define SSC_RXRDY                            4  ///< Receive ready.
 191 #define SSC_OVRUN                            5  ///< Receive overrun.
 192 #define SSC_ENDRX                            6  ///< End of receiption.
 193 #define SSC_RXBUFF                           7  ///< Receive buffer full.
 194 #define SSC_CP0                              8  ///< Compare 0.
 195 #define SSC_CP1                              9  ///< Compare 1.
 196 #define SSC_TXSYN                           10  ///< Transmit sync.
 197 #define SSC_RXSYN                           11  ///< Receive sync.
 198 #define SSC_TXENA                           16  ///< Transmit enable.
 199 #define SSC_RXENA                           17  ///< Receive enable.
 200
 201
 202 #define SSC_CR      (*((reg32_t *)(SSC_BASE + SSC_CR_OFF)))     ///< Control register address.
 203 #define SSC_CMR     (*((reg32_t *)(SSC_BASE + SSC_CMR_OFF)))    ///< Clock mode register address.
 204 #define SSC_RCMR    (*((reg32_t *)(SSC_BASE + SSC_RCMR_OFF)))   ///< Receive clock mode register address.
 205 #define SSC_TCMR    (*((reg32_t *)(SSC_BASE + SSC_TCMR_OFF)))   ///< Transmit clock mode register address.
 206 #define SSC_RFMR    (*((reg32_t *)(SSC_BASE + SSC_RFMR_OFF)))   ///< Receive frame mode register address.
 207 #define SSC_TFMR    (*((reg32_t *)(SSC_BASE + SSC_TFMR_OFF)))   ///< Transmit frame mode register address.
 208 #define SSC_RHR     (*((reg32_t *)(SSC_BASE + SSC_RHR_OFF)))    ///< Receive holding register address.
 209 #define SSC_THR     (*((reg32_t *)(SSC_BASE + SSC_THR_OFF)))    ///< Transmit holding register address.
 210 #define SSC_RSHR    (*((reg32_t *)(SSC_BASE + SSC_RSHR_OFF)))   ///< Receive sync. holding register address.
 211 #define SSC_TSHR    (*((reg32_t *)(SSC_BASE + SSC_TSHR_OFF)))   ///< Transmit sync. holding register address.
 212 #define SSC_RC0R    (*((reg32_t *)(SSC_BASE + SSC_RC0R_OFF)))   ///< Receive compare 0 register address.
 213 #define SSC_RC1R    (*((reg32_t *)(SSC_BASE + SSC_RC1R_OFF)))   ///< Receive compare 1 register address.
 214 #define SSC_SR      (*((reg32_t *)(SSC_BASE + SSC_SR_OFF)))     ///< Status register address.
 215 #define SSC_IER     (*((reg32_t *)(SSC_BASE + SSC_IER_OFF)))    ///< Interrupt enable register address.
 216 #define SSC_IDR     (*((reg32_t *)(SSC_BASE + SSC_IDR_OFF)))    ///< Interrupt disable register address.
 217 #define SSC_IMR     (*((reg32_t *)(SSC_BASE + SSC_IMR_OFF)))    ///< Interrupt mask register address.
 218
 219 #define SSC_RPR    (*((reg32_t *)(SSC_BASE + PERIPH_RPR_OFF)))  ///< Receive pointer register address.
 220 #define SSC_RCR    (*((reg32_t *)(SSC_BASE + PERIPH_RCR_OFF)))  ///< Receive counter register address.
 221 #define SSC_TPR    (*((reg32_t *)(SSC_BASE + PERIPH_TPR_OFF)))  ///< Transmit pointer register address.
 222 #define SSC_TCR    (*((reg32_t *)(SSC_BASE + PERIPH_TCR_OFF)))  ///< Transmit counter register address.
 223 #define SSC_RNPR   (*((reg32_t *)(SSC_BASE + PERIPH_RNPR_OFF))) ///< Receive next pointer register address.
 224 #define SSC_RNCR   (*((reg32_t *)(SSC_BASE + PERIPH_RNCR_OFF))) ///< Receive next counter register address.
 225 #define SSC_TNPR   (*((reg32_t *)(SSC_BASE + PERIPH_TNPR_OFF))) ///< Transmit next pointer register address.
 226 #define SSC_TNCR   (*((reg32_t *)(SSC_BASE + PERIPH_TNCR_OFF))) ///< Transmit next counter register address.
 227 #define SSC_PTCR   (*((reg32_t *)(SSC_BASE + PERIPH_PTCR_OFF))) ///< Transfer control register address.
 228 #define SSC_PTSR   (*((reg32_t *)(SSC_BASE + PERIPH_PTSR_OFF))) ///< Transfer status register address.
 229
 230 #endif /* SAM3_SSC_H */