cpu/arm/hw/crtat91sam7s256_rom.S

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \version $Id: $
  34  *
  35  * \author Francesco Sacchi <batt@develer.com>
  36  *
  37  * \brief AT91SAM7S256 CRT, adapted from NUt/OS, see license below.
  38  */
  39
  40 /*
  41  * Copyright (C) 2005-2007 by egnite Software GmbH. All rights reserved.
  42  *
  43  * Redistribution and use in source and binary forms, with or without
  44  * modification, are permitted provided that the following conditions
  45  * are met:
  46  *
  47  * 1. Redistributions of source code must retain the above copyright
  48  *    notice, this list of conditions and the following disclaimer.
  49  * 2. Redistributions in binary form must reproduce the above copyright
  50  *    notice, this list of conditions and the following disclaimer in the
  51  *    documentation and/or other materials provided with the distribution.
  52  * 3. Neither the name of the copyright holders nor the names of
  53  *    contributors may be used to endorse or promote products derived
  54  *    from this software without specific prior written permission.
  55  *
  56  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
  57  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  58  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  59  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
  60  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  61  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  62  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
  63  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  64  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  65  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
  66  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  67  * SUCH DAMAGE.
  68  *
  69  * For additional information see http://www.ethernut.de/
  70  *
  71  */
  72
  73 #include "hw_cpu.h"
  74
  75
  76 #if CLOCK_FREQ != 48023000L
  77 #error Clock registers set for 48MHz operation, revise following code if you want a different clock.
  78 #endif
  79
  80 /**
  81  * With a 18.420MHz cristal, master clock is:
  82  * (((18.420 * PLL_MUL_VAL + 1) / PLL_DIV_VAL) / AT91MCK_PRES) = 48.023MHz
  83  */
  84 #define PLL_MUL_VAL  72  /**< Real multiplier value is PLL_MUL_VAL + 1! */
  85 #define PLL_DIV_VAL  14
  86 #define AT91MCK_PRES PMC_PRES_CLK_2
  87
  88 /**
  89  * Register I/O adresses.
  90  * \{
  91  */
  92 #define MC_BASE             0xFFFFFF00
  93 #define MC_FMR_OFF          0x00000060
  94 #define MC_FWS_2R3W         0x00000100
  95
  96 #define AIC_BASE            0xFFFFF000
  97 #define AIC_EOICR_OFF       0x00000130
  98 #define AIC_IDCR_OFF        0x00000124
  99
 100 #define WDT_BASE            0xFFFFFD40
 101 #define WDT_MR_OFF          0x00000004
 102 #define WDT_WDDIS            (1 << 15)
 103
 104 #define PMC_BASE            0xFFFFFC00
 105 #define PMC_SR_OFF          0x00000068
 106 #define PMC_MCKR_OFF        0x00000030
 107 #define PMC_MOSCS             (1 << 0)
 108 #define PMC_LOCK              (1 << 2)
 109 #define PMC_MCKRDY            (1 << 3)
 110 #define PMC_CSS_PLL_CLK     0x00000003
 111 #define PMC_PRES_CLK_2      0x00000004
 112
 113 #define CKGR_MOR_OFF        0x00000020
 114 #define CKGR_PLLR_OFF       0x0000002C
 115 #define CKGR_MOSCEN           (1 << 0)
 116 #define CKGR_MUL_SHIFT              16
 117 #define CKGR_PLLCOUNT_SHIFT          8
 118
 119 #define RSTC_MR             0xFFFFFD08
 120 #define RSTC_KEY            0xA5000000
 121 #define RSTC_URSTEN           (1 << 0)
 122
 123 #define ARM_MODE_FIQ              0x11
 124 #define ARM_MODE_IRQ              0x12
 125 #define ARM_MODE_SVC              0x13
 126 #define ARM_MODE_ABORT            0x17
 127 #define ARM_MODE_UNDEF            0x1B
 128
 129 /*\}*/
 130
 131 /*
 132  * Section 0: Vector table and reset entry.
 133  */
 134         .section .vectors,"ax",%progbits
 135
 136         .global __vectors
 137 __vectors:
 138         ldr     pc, [pc, #24]   /* Reset */
 139         ldr     pc, [pc, #24]   /* Undefined instruction */
 140         ldr     pc, [pc, #24]   /* Software interrupt */
 141         ldr     pc, [pc, #24]   /* Prefetch abort */
 142         ldr     pc, [pc, #24]   /* Data abort */
 143         ldr     pc, [pc, #24]   /* Reserved */
 144
 145         /*
 146          * On IRQ the PC will be loaded from AIC_IVR, which
 147          * provides the address previously set in AIC_SVR.
 148          * The interrupt routine will be called in ARM_MODE_IRQ
 149          * with IRQ disabled and FIQ unchanged.
 150          */
 151         ldr     pc, [pc, #-0xF20]   /* Interrupt request, auto vectoring. */
 152         ldr     pc, [pc, #-0xF20]   /* Fast interrupt request, auto vectoring. */
 153
 154         .word   _init
 155         .word   __undef
 156         .word   __swi
 157         .word   __prefetch_abort
 158         .word   __data_abort
 159
 160         .weak   __undef
 161         .set    __undef, __xcpt_dummy_undef
 162         .weak   __swi
 163         .set    __swi, __xcpt_dummy_swi
 164         .weak   __prefetch_abort
 165         .set    __prefetch_abort, __xcpt_dummy_pref
 166         .weak   __data_abort
 167         .set    __data_abort, __xcpt_dummy_dab
 168
 169 /**        .global __xcpt_dummy*/
 170 __xcpt_dummy_undef:
 171         b       __xcpt_dummy_undef
 172
 173 __xcpt_dummy_swi:
 174         b       __xcpt_dummy_swi
 175
 176 __xcpt_dummy_pref:
 177         b       __xcpt_dummy_pref
 178
 179 __xcpt_dummy_dab:
 180         b       __xcpt_dummy_dab
 181
 182
 183         .ltorg
 184 /*
 185  * Hardware initialization.
 186  */
 187         .section .init, "ax", %progbits
 188         .globl  _init
 189 _init:
 190         /*
 191          * Use 2 cycles for flash access.
 192          */
 193         ldr     r1, =MC_BASE
 194         mov     r0, #MC_FWS_2R3W
 195         str     r0, [r1, #MC_FMR_OFF]
 196
 197         /*
 198          * Disable all interrupts. Useful for debugging w/o target reset.
 199          */
 200         ldr     r1, =AIC_BASE
 201         mvn     r0, #0
 202         str     r0, [r1, #AIC_EOICR_OFF]
 203         str     r0, [r1, #AIC_IDCR_OFF]
 204
 205         /*
 206          * The watchdog is enabled after processor reset. Disable it.
 207          */
 208         ldr     r1, =WDT_BASE
 209         ldr     r0, =WDT_WDDIS
 210         str     r0, [r1, #WDT_MR_OFF]
 211
 212         /*
 213          * Enable the main oscillator. Set startup time of 6 * 8 slow
 214          * clock cycles and wait until oscillator is stabilized.
 215          */
 216         ldr     r1, =PMC_BASE
 217         mov     r0, #(6 << 8)
 218         orr     r0, r0, #CKGR_MOSCEN
 219         str     r0, [r1, #CKGR_MOR_OFF]
 220 wait_moscs:
 221         ldr     r0, [r1, #PMC_SR_OFF]
 222         tst     r0, #PMC_MOSCS
 223         beq     wait_moscs
 224
 225         /*
 226          * Set PLL:
 227          * PLLfreq = crystal / divider * (multiplier + 1)
 228          * Wait 28 clock cycles until PLL is locked.
 229          */
 230         ldr     r0, =((PLL_MUL_VAL << CKGR_MUL_SHIFT) | (28 << CKGR_PLLCOUNT_SHIFT) | PLL_DIV_VAL)
 231
 232         str     r0, [r1, #CKGR_PLLR_OFF]
 233 wait_lock:
 234         ldr     r0, [r1, #PMC_SR_OFF]
 235         tst     r0, #PMC_LOCK
 236         beq     wait_lock
 237
 238         /*
 239          * Set master clock prescaler.
 240          */
 241         mov     r0, #AT91MCK_PRES
 242         str     r0, [r1, #PMC_MCKR_OFF]
 243 wait_presrdy:
 244         ldr     r0, [r1, #PMC_SR_OFF]
 245         tst     r0, #PMC_MCKRDY
 246         beq     wait_presrdy
 247
 248         /*
 249          * Switch to PLL clock. Trying to set this together with the
 250          * prescaler fails (see datasheets).
 251          */
 252         ldr     r0, [r1, #PMC_MCKR_OFF]
 253         orr     r0, r0, #PMC_CSS_PLL_CLK
 254         str     r0, [r1, #PMC_MCKR_OFF]
 255 wait_pllsel:
 256         ldr     r0, [r1, #PMC_SR_OFF]
 257         tst     r0, #PMC_MCKRDY
 258         beq     wait_pllsel
 259
 260         /*
 261          * Enable external reset key.
 262          */
 263         ldr     r0, =(RSTC_KEY | RSTC_URSTEN)
 264         ldr     r1, =RSTC_MR
 265         str     r0, [r1, #0]
 266
 267         /*
 268          * Set exception stack pointers
 269          */
 270         ldr     r0, =__stack_fiq_end
 271         msr     CPSR_c, #ARM_MODE_FIQ | 0xC0
 272         mov     r13, r0
 273         ldr     r0, =__stack_irq_end
 274         msr     CPSR_c, #ARM_MODE_IRQ | 0xC0
 275         mov     r13, r0
 276         ldr     r0, =__stack_abt_end
 277         msr     CPSR_c, #ARM_MODE_ABORT | 0xC0
 278         mov     r13, r0
 279         ldr     r0, =__stack_und_end
 280         msr     CPSR_c, #ARM_MODE_UNDEF | 0xC0
 281         mov     r13, r0
 282         ldr     r0, =__stack_svc_end
 283         msr     CPSR_c, #ARM_MODE_SVC | 0xC0
 284         mov     r13, r0
 285
 286         /*
 287          * Clear .bss
 288          */
 289         ldr     r1, =__bss_start
 290         ldr     r2, =__bss_end
 291         ldr     r3, =0
 292
 293 _40:
 294         cmp     r1, r2
 295         strne   r3, [r1], #+4
 296         bne     _40
 297
 298         /*
 299          * Relocate .data section (Copy from ROM to RAM).
 300          */
 301         ldr     r1, =__etext
 302         ldr     r2, =__data_start
 303         ldr     r3, =__data_end
 304
 305 _41:
 306         cmp     r2, r3
 307         ldrlo   r0, [r1], #4
 308         strlo   r0, [r2], #4
 309         blo     _41
 310
 311         /*
 312          * Initialize user stack pointer.
 313          */
 314         ldr     r13, =__stack_end
 315
 316         /*
 317          * Jump to main
 318          */
 319         ldr     r0, =main
 320         bx      r0
 321
 322 End:
 323         b       End
 324
 325         .ltorg