+ /* Configure USB clock (48MHz) */
+ *CFGR_USBPRE_BB = RCC_USBCLK_PLLCLK_1DIV5;
+ /* Configure ADC clock: PCLK2 (9MHz) */
+ RCC->CFGR &= CFGR_ADCPRE_RESET_MASK;
+ RCC->CFGR |= RCC_PCLK2_DIV8;
+ /* Configure system clock dividers: PCLK2 (72MHz) */
+ RCC->CFGR &= CFGR_PPRE2_RESET_MASK;
+ RCC->CFGR |= RCC_HCLK_DIV1 << 3;
+ /* Configure system clock dividers: PCLK1 (36MHz) */
+ RCC->CFGR &= CFGR_PPRE1_RESET_MASK;
+ RCC->CFGR |= RCC_HCLK_DIV2;
+ /* Configure system clock dividers: HCLK */
+ RCC->CFGR &= CFGR_HPRE_RESET_MASK;
+ RCC->CFGR |= RCC_SYSCLK_DIV1;
+