+ #define URXD0 8 // Port A
+ #define UTXD0 9 // Port A
+ #define RXD0 10 // Port A
+ #define TXD0 11 // Port A
+ #define RXD1 12 // Port A
+ #define TXD1 13 // Port A
+ #define RXD2 21 // Port B
+ #define TXD2 20 // Port B
+ #define RXD3 5 // Port D
+ #define TXD3 4 // Port D
+#elif CPU_CM3_SAM3N || CPU_CM3_SAM3S
+ #define URXD0 9 // Port A
+ #define UTXD0 10 // Port A
+ #define URXD1 2 // Port B
+ #define UTXD1 3 // Port B
+ #define RXD0 5 // Port A
+ #define TXD0 6 // Port A
+ #define RXD1 21 // Port A
+ #define TXD1 22 // Port A