2.5/bertos/cpu/cortex-m3/drv/clock_lm3s.c

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2010 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \brief LM3S1968 Clocking driver.
  34  *
  35  * \author Andrea Righi <arighi@develer.com>
  36  */
  37
  38 #include <cfg/compiler.h>
  39 #include <cfg/debug.h>
  40 #include <io/lm3s.h>
  41 #include "clock_lm3s.h"
  42
  43 /* The PLL VCO frequency is 400 MHz */
  44 #define PLL_VCO 400000000UL
  45
  46 /* Extract the system clock divisor from the RCC register */
  47 #define RCC_TO_DIV(rcc)                                         \
  48                 (((rcc & SYSCTL_RCC_SYSDIV_MASK) >>             \
  49                                 SYSCTL_RCC_SYSDIV_SHIFT) + 1)
  50
  51 /*
  52  * Very small delay: each loop takes 3 cycles.
  53  */
  54 void NAKED lm3s_busyWait(unsigned long iterations)
  55 {
  56         register uint32_t __n asm("r0") = iterations;
  57
  58         asm volatile (
  59                 "1: subs r0, #1\n\t"
  60                 "bne 1b\n\t"
  61                 "bx lr\n\t"
  62                 : : "r"(__n) : "memory", "cc");
  63 }
  64
  65 INLINE unsigned long clock_get_rate(void)
  66 {
  67         reg32_t rcc = HWREG(SYSCTL_RCC);
  68
  69         return rcc & SYSCTL_RCC_USESYSDIV ?
  70                         PLL_VCO / 2 / RCC_TO_DIV(rcc) : PLL_VCO;
  71 }
  72
  73 /*
  74  * Try to evaluate the correct SYSDIV value depending on the desired CPU
  75  * frequency.
  76  */
  77 INLINE int evaluate_sysdiv(unsigned long freq)
  78 {
  79         int i;
  80
  81          /*
  82           * NOTE: with BYPASS=0, SYSDIV < 3 are reserved values (see LM3S1968
  83           * Microcontroller DATASHEET, p.78).
  84           */
  85         for (i = 3; i < 16; i++)
  86                 if (freq >= (PLL_VCO / 2 / (i + 1)))
  87                         break;
  88         return i;
  89 }
  90
  91 void clock_init(void)
  92 {
  93         reg32_t rcc, rcc2;
  94         unsigned long clk;
  95         int i;
  96
  97         rcc = HWREG(SYSCTL_RCC);
  98         rcc2 = HWREG(SYSCTL_RCC2);
  99
 100         /*
 101          * Step #1: bypass the PLL and system clock divider by setting the
 102          * BYPASS bit and clearing the USESYS bit in the RCC register. This
 103          * configures the system to run off a “raw” clock source (using the
 104          * main oscillator or internal oscillator) and allows for the new PLL
 105          * configuration to be validated before switching the system clock to
 106          * the PLL.
 107          */
 108         rcc |= SYSCTL_RCC_BYPASS;
 109         rcc &= ~SYSCTL_RCC_USESYSDIV;
 110         rcc2 |= SYSCTL_RCC2_BYPASS2;
 111
 112         /* Write back RCC/RCC2 registers */
 113         HWREG(SYSCTL_RCC) = rcc;
 114         HWREG(SYSCTL_RCC) = rcc2;
 115
 116         lm3s_busyWait(16);
 117
 118         /*
 119          * Step #2: select the crystal value (XTAL) and oscillator source
 120          * (OSCSRC), and clear the PWRDN bit in RCC/RCC2. Setting the XTAL
 121          * field automatically pulls valid PLL configuration data for the
 122          * appropriate crystal, and clearing the PWRDN bit powers and enables
 123          * the PLL and its output.
 124          */
 125
 126         /* Enable the main oscillator first. */
 127         rcc &= ~(SYSCTL_RCC_IOSCDIS | SYSCTL_RCC_MOSCDIS);
 128         rcc |= SYSCTL_RCC_IOSCDIS;
 129
 130         /* Do not override RCC register fields */
 131         rcc2 &= ~SYSCTL_RCC2_USERCC2;
 132
 133         rcc &= ~(SYSCTL_RCC_XTAL_M | SYSCTL_RCC_OSCSRC_M | SYSCTL_RCC_PWRDN);
 134         rcc |= XTAL_FREQ | SYSCTL_RCC_OSCSRC_MAIN;
 135
 136         /* Clear the PLL lock interrupt. */
 137         HWREG(SYSCTL_MISC) = SYSCTL_INT_PLL_LOCK;
 138
 139         HWREG(SYSCTL_RCC) = rcc;
 140         HWREG(SYSCTL_RCC) = rcc2;
 141
 142         lm3s_busyWait(16);
 143
 144         /*
 145          * Step #3: select the desired system divider (SYSDIV) in RCC/RCC2 and
 146          * set the USESYS bit in RCC. The SYSDIV field determines the system
 147          * frequency for the microcontroller.
 148          */
 149         rcc &= ~(SYSCTL_RCC_SYSDIV_M | SYSCTL_RCC_USESYSDIV);
 150
 151         clk = PLL_VCO / 2;
 152         for (i = 3; i < 16; i++)
 153                 if (CPU_FREQ >= (clk / (i + 1)))
 154                         break;
 155         rcc |= SYSCTL_RCC_USESYSDIV |
 156                         (evaluate_sysdiv(CPU_FREQ) << SYSCTL_RCC_SYSDIV_SHIFT);
 157
 158         /*
 159          * Step #4: wait for the PLL to lock by polling the PLLLRIS bit in the
 160          * Raw Interrupt Status (RIS) register.
 161          */
 162         for (i = 0; i < 32768; i++)
 163                 if (HWREG(SYSCTL_RIS) & SYSCTL_INT_PLL_LOCK)
 164                         break;
 165
 166         /*
 167          * Step #5: enable use of the PLL by clearing the BYPASS bit in
 168          * RCC/RCC2.
 169          */
 170         rcc &= ~SYSCTL_RCC_BYPASS;
 171
 172         HWREG(SYSCTL_RCC) = rcc;
 173
 174         lm3s_busyWait(16);
 175 }