2.5/bertos/cpu/cortex-m3/io/lm3s_nvic.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
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  15  *
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  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
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  28  *
  29  * Copyright 2010 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \brief LM3S1968 NVIC hardware.
  34  */
  35
  36 #ifndef LM3S_NVIC_H
  37 #define LM3S_NVIC_H
  38
  39 /**
  40  * The following are defines for the NVIC register addresses.
  41  */
  42 /*\{*/
  43 #define NVIC_INT_TYPE           0xE000E004  ///< Interrupt Controller Type Reg
  44 #define NVIC_ST_CTRL            0xE000E010  ///< SysTick Control and Status Reg
  45 #define NVIC_ST_RELOAD          0xE000E014  ///< SysTick Reload Value Register
  46 #define NVIC_ST_CURRENT         0xE000E018  ///< SysTick Current Value Register
  47 #define NVIC_ST_CAL             0xE000E01C  ///< SysTick Calibration Value Reg
  48 #define NVIC_EN0                0xE000E100  ///< IRQ 0 to 31 Set Enable Register
  49 #define NVIC_EN1                0xE000E104  ///< IRQ 32 to 63 Set Enable Register
  50 #define NVIC_DIS0               0xE000E180  ///< IRQ 0 to 31 Clear Enable Reg
  51 #define NVIC_DIS1               0xE000E184  ///< IRQ 32 to 63 Clear Enable Reg
  52 #define NVIC_PEND0              0xE000E200  ///< IRQ 0 to 31 Set Pending Register
  53 #define NVIC_PEND1              0xE000E204  ///< IRQ 32 to 63 Set Pending Reg
  54 #define NVIC_UNPEND0            0xE000E280  ///< IRQ 0 to 31 Clear Pending Reg
  55 #define NVIC_UNPEND1            0xE000E284  ///< IRQ 32 to 63 Clear Pending Reg
  56 #define NVIC_ACTIVE0            0xE000E300  ///< IRQ 0 to 31 Active Register
  57 #define NVIC_ACTIVE1            0xE000E304  ///< IRQ 32 to 63 Active Register
  58 #define NVIC_PRI0               0xE000E400  ///< IRQ 0 to 3 Priority Register
  59 #define NVIC_PRI1               0xE000E404  ///< IRQ 4 to 7 Priority Register
  60 #define NVIC_PRI2               0xE000E408  ///< IRQ 8 to 11 Priority Register
  61 #define NVIC_PRI3               0xE000E40C  ///< IRQ 12 to 15 Priority Register
  62 #define NVIC_PRI4               0xE000E410  ///< IRQ 16 to 19 Priority Register
  63 #define NVIC_PRI5               0xE000E414  ///< IRQ 20 to 23 Priority Register
  64 #define NVIC_PRI6               0xE000E418  ///< IRQ 24 to 27 Priority Register
  65 #define NVIC_PRI7               0xE000E41C  ///< IRQ 28 to 31 Priority Register
  66 #define NVIC_PRI8               0xE000E420  ///< IRQ 32 to 35 Priority Register
  67 #define NVIC_PRI9               0xE000E424  ///< IRQ 36 to 39 Priority Register
  68 #define NVIC_PRI10              0xE000E428  ///< IRQ 40 to 43 Priority Register
  69 #define NVIC_PRI11              0xE000E42C  ///< IRQ 44 to 47 Priority Register
  70 #define NVIC_PRI12              0xE000E430  ///< IRQ 48 to 51 Priority Register
  71 #define NVIC_PRI13              0xE000E434  ///< IRQ 52 to 55 Priority Register
  72 #define NVIC_CPUID              0xE000ED00  ///< CPUID Base Register
  73 #define NVIC_INT_CTRL           0xE000ED04  ///< Interrupt Control State Register
  74 #define NVIC_VTABLE             0xE000ED08  ///< Vector Table Offset Register
  75 #define NVIC_APINT              0xE000ED0C  ///< App. Int & Reset Control Reg
  76 #define NVIC_SYS_CTRL           0xE000ED10  ///< System Control Register
  77 #define NVIC_CFG_CTRL           0xE000ED14  ///< Configuration Control Register
  78 #define NVIC_SYS_PRI1           0xE000ED18  ///< Sys. Handlers 4 to 7 Priority
  79 #define NVIC_SYS_PRI2           0xE000ED1C  ///< Sys. Handlers 8 to 11 Priority
  80 #define NVIC_SYS_PRI3           0xE000ED20  ///< Sys. Handlers 12 to 15 Priority
  81 #define NVIC_SYS_HND_CTRL       0xE000ED24  ///< System Handler Control and State
  82 #define NVIC_FAULT_STAT         0xE000ED28  ///< Configurable Fault Status Reg
  83 #define NVIC_HFAULT_STAT        0xE000ED2C  ///< Hard Fault Status Register
  84 #define NVIC_DEBUG_STAT         0xE000ED30  ///< Debug Status Register
  85 #define NVIC_MM_ADDR            0xE000ED34  ///< Mem Manage Address Register
  86 #define NVIC_FAULT_ADDR         0xE000ED38  ///< Bus Fault Address Register
  87 #define NVIC_MPU_TYPE           0xE000ED90  ///< MPU Type Register
  88 #define NVIC_MPU_CTRL           0xE000ED94  ///< MPU Control Register
  89 #define NVIC_MPU_NUMBER         0xE000ED98  ///< MPU Region Number Register
  90 #define NVIC_MPU_BASE           0xE000ED9C  ///< MPU Region Base Address Register
  91 #define NVIC_MPU_ATTR           0xE000EDA0  ///< MPU Region Attribute & Size Reg
  92 #define NVIC_DBG_CTRL           0xE000EDF0  ///< Debug Control and Status Reg
  93 #define NVIC_DBG_XFER           0xE000EDF4  ///< Debug Core Reg. Transfer Select
  94 #define NVIC_DBG_DATA           0xE000EDF8  ///< Debug Core Register Data
  95 #define NVIC_DBG_INT            0xE000EDFC  ///< Debug Reset Interrupt Control
  96 #define NVIC_SW_TRIG            0xE000EF00  ///< Software Trigger Interrupt Reg
  97 /*\}*/
  98
  99 /**
 100  * The following are defines for the bit fields in the NVIC_INT_TYPE register.
 101  */
 102 /*\{*/
 103 #define NVIC_INT_TYPE_LINES_M   0x0000001F  ///< Number of interrupt lines (x32)
 104 #define NVIC_INT_TYPE_LINES_S   0
 105 /*\}*/
 106
 107 /**
 108  * The following are defines for the bit fields in the NVIC_ST_CTRL register.
 109  */
 110 /*\{*/
 111 #define NVIC_ST_CTRL_COUNT      0x00010000  ///< Count flag
 112 #define NVIC_ST_CTRL_CLK_SRC    0x00000004  ///< Clock Source
 113 #define NVIC_ST_CTRL_INTEN      0x00000002  ///< Interrupt enable
 114 #define NVIC_ST_CTRL_ENABLE     0x00000001  ///< Counter mode
 115 /*\}*/
 116
 117 /**
 118  * The following are defines for the bit fields in the NVIC_ST_RELOAD register.
 119  */
 120 /*\{*/
 121 #define NVIC_ST_RELOAD_M        0x00FFFFFF  ///< Counter load value
 122 #define NVIC_ST_RELOAD_S        0
 123 /*\}*/
 124
 125 /**
 126  * The following are defines for the bit fields in the NVIC_ST_CURRENT
 127  * register.
 128  */
 129 /*\{*/
 130 #define NVIC_ST_CURRENT_M       0x00FFFFFF  ///< Counter current value
 131 #define NVIC_ST_CURRENT_S       0
 132 /*\}*/
 133
 134 /**
 135  * The following are defines for the bit fields in the NVIC_ST_CAL register.
 136  */
 137 /*\{*/
 138 #define NVIC_ST_CAL_NOREF       0x80000000  ///< No reference clock
 139 #define NVIC_ST_CAL_SKEW        0x40000000  ///< Clock skew
 140 #define NVIC_ST_CAL_ONEMS_M     0x00FFFFFF  ///< 1ms reference value
 141 #define NVIC_ST_CAL_ONEMS_S     0
 142 /*\}*/
 143
 144 /**
 145  * The following are defines for the bit fields in the NVIC_EN0 register.
 146  */
 147 /*\{*/
 148 #define NVIC_EN0_INT31          0x80000000  ///< Interrupt 31 enable
 149 #define NVIC_EN0_INT30          0x40000000  ///< Interrupt 30 enable
 150 #define NVIC_EN0_INT29          0x20000000  ///< Interrupt 29 enable
 151 #define NVIC_EN0_INT28          0x10000000  ///< Interrupt 28 enable
 152 #define NVIC_EN0_INT27          0x08000000  ///< Interrupt 27 enable
 153 #define NVIC_EN0_INT26          0x04000000  ///< Interrupt 26 enable
 154 #define NVIC_EN0_INT25          0x02000000  ///< Interrupt 25 enable
 155 #define NVIC_EN0_INT24          0x01000000  ///< Interrupt 24 enable
 156 #define NVIC_EN0_INT23          0x00800000  ///< Interrupt 23 enable
 157 #define NVIC_EN0_INT22          0x00400000  ///< Interrupt 22 enable
 158 #define NVIC_EN0_INT21          0x00200000  ///< Interrupt 21 enable
 159 #define NVIC_EN0_INT20          0x00100000  ///< Interrupt 20 enable
 160 #define NVIC_EN0_INT19          0x00080000  ///< Interrupt 19 enable
 161 #define NVIC_EN0_INT18          0x00040000  ///< Interrupt 18 enable
 162 #define NVIC_EN0_INT17          0x00020000  ///< Interrupt 17 enable
 163 #define NVIC_EN0_INT16          0x00010000  ///< Interrupt 16 enable
 164 #define NVIC_EN0_INT15          0x00008000  ///< Interrupt 15 enable
 165 #define NVIC_EN0_INT14          0x00004000  ///< Interrupt 14 enable
 166 #define NVIC_EN0_INT13          0x00002000  ///< Interrupt 13 enable
 167 #define NVIC_EN0_INT12          0x00001000  ///< Interrupt 12 enable
 168 #define NVIC_EN0_INT11          0x00000800  ///< Interrupt 11 enable
 169 #define NVIC_EN0_INT10          0x00000400  ///< Interrupt 10 enable
 170 #define NVIC_EN0_INT9           0x00000200  ///< Interrupt 9 enable
 171 #define NVIC_EN0_INT8           0x00000100  ///< Interrupt 8 enable
 172 #define NVIC_EN0_INT7           0x00000080  ///< Interrupt 7 enable
 173 #define NVIC_EN0_INT6           0x00000040  ///< Interrupt 6 enable
 174 #define NVIC_EN0_INT5           0x00000020  ///< Interrupt 5 enable
 175 #define NVIC_EN0_INT4           0x00000010  ///< Interrupt 4 enable
 176 #define NVIC_EN0_INT3           0x00000008  ///< Interrupt 3 enable
 177 #define NVIC_EN0_INT2           0x00000004  ///< Interrupt 2 enable
 178 #define NVIC_EN0_INT1           0x00000002  ///< Interrupt 1 enable
 179 #define NVIC_EN0_INT0           0x00000001  ///< Interrupt 0 enable
 180 /*\}*/
 181
 182 /**
 183  * The following are defines for the bit fields in the NVIC_EN1 register.
 184  */
 185 /*\{*/
 186 #define NVIC_EN1_INT59          0x08000000  ///< Interrupt 59 enable
 187 #define NVIC_EN1_INT58          0x04000000  ///< Interrupt 58 enable
 188 #define NVIC_EN1_INT57          0x02000000  ///< Interrupt 57 enable
 189 #define NVIC_EN1_INT56          0x01000000  ///< Interrupt 56 enable
 190 #define NVIC_EN1_INT55          0x00800000  ///< Interrupt 55 enable
 191 #define NVIC_EN1_INT54          0x00400000  ///< Interrupt 54 enable
 192 #define NVIC_EN1_INT53          0x00200000  ///< Interrupt 53 enable
 193 #define NVIC_EN1_INT52          0x00100000  ///< Interrupt 52 enable
 194 #define NVIC_EN1_INT51          0x00080000  ///< Interrupt 51 enable
 195 #define NVIC_EN1_INT50          0x00040000  ///< Interrupt 50 enable
 196 #define NVIC_EN1_INT49          0x00020000  ///< Interrupt 49 enable
 197 #define NVIC_EN1_INT48          0x00010000  ///< Interrupt 48 enable
 198 #define NVIC_EN1_INT47          0x00008000  ///< Interrupt 47 enable
 199 #define NVIC_EN1_INT46          0x00004000  ///< Interrupt 46 enable
 200 #define NVIC_EN1_INT45          0x00002000  ///< Interrupt 45 enable
 201 #define NVIC_EN1_INT44          0x00001000  ///< Interrupt 44 enable
 202 #define NVIC_EN1_INT43          0x00000800  ///< Interrupt 43 enable
 203 #define NVIC_EN1_INT42          0x00000400  ///< Interrupt 42 enable
 204 #define NVIC_EN1_INT41          0x00000200  ///< Interrupt 41 enable
 205 #define NVIC_EN1_INT40          0x00000100  ///< Interrupt 40 enable
 206 #define NVIC_EN1_INT39          0x00000080  ///< Interrupt 39 enable
 207 #define NVIC_EN1_INT38          0x00000040  ///< Interrupt 38 enable
 208 #define NVIC_EN1_INT37          0x00000020  ///< Interrupt 37 enable
 209 #define NVIC_EN1_INT36          0x00000010  ///< Interrupt 36 enable
 210 #define NVIC_EN1_INT35          0x00000008  ///< Interrupt 35 enable
 211 #define NVIC_EN1_INT34          0x00000004  ///< Interrupt 34 enable
 212 #define NVIC_EN1_INT33          0x00000002  ///< Interrupt 33 enable
 213 #define NVIC_EN1_INT32          0x00000001  ///< Interrupt 32 enable
 214 /*\}*/
 215
 216 /**
 217  * The following are defines for the bit fields in the NVIC_DIS0 register.
 218  */
 219 /*\{*/
 220 #define NVIC_DIS0_INT31         0x80000000  ///< Interrupt 31 disable
 221 #define NVIC_DIS0_INT30         0x40000000  ///< Interrupt 30 disable
 222 #define NVIC_DIS0_INT29         0x20000000  ///< Interrupt 29 disable
 223 #define NVIC_DIS0_INT28         0x10000000  ///< Interrupt 28 disable
 224 #define NVIC_DIS0_INT27         0x08000000  ///< Interrupt 27 disable
 225 #define NVIC_DIS0_INT26         0x04000000  ///< Interrupt 26 disable
 226 #define NVIC_DIS0_INT25         0x02000000  ///< Interrupt 25 disable
 227 #define NVIC_DIS0_INT24         0x01000000  ///< Interrupt 24 disable
 228 #define NVIC_DIS0_INT23         0x00800000  ///< Interrupt 23 disable
 229 #define NVIC_DIS0_INT22         0x00400000  ///< Interrupt 22 disable
 230 #define NVIC_DIS0_INT21         0x00200000  ///< Interrupt 21 disable
 231 #define NVIC_DIS0_INT20         0x00100000  ///< Interrupt 20 disable
 232 #define NVIC_DIS0_INT19         0x00080000  ///< Interrupt 19 disable
 233 #define NVIC_DIS0_INT18         0x00040000  ///< Interrupt 18 disable
 234 #define NVIC_DIS0_INT17         0x00020000  ///< Interrupt 17 disable
 235 #define NVIC_DIS0_INT16         0x00010000  ///< Interrupt 16 disable
 236 #define NVIC_DIS0_INT15         0x00008000  ///< Interrupt 15 disable
 237 #define NVIC_DIS0_INT14         0x00004000  ///< Interrupt 14 disable
 238 #define NVIC_DIS0_INT13         0x00002000  ///< Interrupt 13 disable
 239 #define NVIC_DIS0_INT12         0x00001000  ///< Interrupt 12 disable
 240 #define NVIC_DIS0_INT11         0x00000800  ///< Interrupt 11 disable
 241 #define NVIC_DIS0_INT10         0x00000400  ///< Interrupt 10 disable
 242 #define NVIC_DIS0_INT9          0x00000200  ///< Interrupt 9 disable
 243 #define NVIC_DIS0_INT8          0x00000100  ///< Interrupt 8 disable
 244 #define NVIC_DIS0_INT7          0x00000080  ///< Interrupt 7 disable
 245 #define NVIC_DIS0_INT6          0x00000040  ///< Interrupt 6 disable
 246 #define NVIC_DIS0_INT5          0x00000020  ///< Interrupt 5 disable
 247 #define NVIC_DIS0_INT4          0x00000010  ///< Interrupt 4 disable
 248 #define NVIC_DIS0_INT3          0x00000008  ///< Interrupt 3 disable
 249 #define NVIC_DIS0_INT2          0x00000004  ///< Interrupt 2 disable
 250 #define NVIC_DIS0_INT1          0x00000002  ///< Interrupt 1 disable
 251 #define NVIC_DIS0_INT0          0x00000001  ///< Interrupt 0 disable
 252 /*\}*/
 253
 254 /**
 255  * The following are defines for the bit fields in the NVIC_DIS1 register.
 256  */
 257 /*\{*/
 258 #define NVIC_DIS1_INT59         0x08000000  ///< Interrupt 59 disable
 259 #define NVIC_DIS1_INT58         0x04000000  ///< Interrupt 58 disable
 260 #define NVIC_DIS1_INT57         0x02000000  ///< Interrupt 57 disable
 261 #define NVIC_DIS1_INT56         0x01000000  ///< Interrupt 56 disable
 262 #define NVIC_DIS1_INT55         0x00800000  ///< Interrupt 55 disable
 263 #define NVIC_DIS1_INT54         0x00400000  ///< Interrupt 54 disable
 264 #define NVIC_DIS1_INT53         0x00200000  ///< Interrupt 53 disable
 265 #define NVIC_DIS1_INT52         0x00100000  ///< Interrupt 52 disable
 266 #define NVIC_DIS1_INT51         0x00080000  ///< Interrupt 51 disable
 267 #define NVIC_DIS1_INT50         0x00040000  ///< Interrupt 50 disable
 268 #define NVIC_DIS1_INT49         0x00020000  ///< Interrupt 49 disable
 269 #define NVIC_DIS1_INT48         0x00010000  ///< Interrupt 48 disable
 270 #define NVIC_DIS1_INT47         0x00008000  ///< Interrupt 47 disable
 271 #define NVIC_DIS1_INT46         0x00004000  ///< Interrupt 46 disable
 272 #define NVIC_DIS1_INT45         0x00002000  ///< Interrupt 45 disable
 273 #define NVIC_DIS1_INT44         0x00001000  ///< Interrupt 44 disable
 274 #define NVIC_DIS1_INT43         0x00000800  ///< Interrupt 43 disable
 275 #define NVIC_DIS1_INT42         0x00000400  ///< Interrupt 42 disable
 276 #define NVIC_DIS1_INT41         0x00000200  ///< Interrupt 41 disable
 277 #define NVIC_DIS1_INT40         0x00000100  ///< Interrupt 40 disable
 278 #define NVIC_DIS1_INT39         0x00000080  ///< Interrupt 39 disable
 279 #define NVIC_DIS1_INT38         0x00000040  ///< Interrupt 38 disable
 280 #define NVIC_DIS1_INT37         0x00000020  ///< Interrupt 37 disable
 281 #define NVIC_DIS1_INT36         0x00000010  ///< Interrupt 36 disable
 282 #define NVIC_DIS1_INT35         0x00000008  ///< Interrupt 35 disable
 283 #define NVIC_DIS1_INT34         0x00000004  ///< Interrupt 34 disable
 284 #define NVIC_DIS1_INT33         0x00000002  ///< Interrupt 33 disable
 285 #define NVIC_DIS1_INT32         0x00000001  ///< Interrupt 32 disable
 286 /*\}*/
 287
 288 /**
 289  * The following are defines for the bit fields in the NVIC_PEND0 register.
 290  */
 291 /*\{*/
 292 #define NVIC_PEND0_INT31        0x80000000  ///< Interrupt 31 pend
 293 #define NVIC_PEND0_INT30        0x40000000  ///< Interrupt 30 pend
 294 #define NVIC_PEND0_INT29        0x20000000  ///< Interrupt 29 pend
 295 #define NVIC_PEND0_INT28        0x10000000  ///< Interrupt 28 pend
 296 #define NVIC_PEND0_INT27        0x08000000  ///< Interrupt 27 pend
 297 #define NVIC_PEND0_INT26        0x04000000  ///< Interrupt 26 pend
 298 #define NVIC_PEND0_INT25        0x02000000  ///< Interrupt 25 pend
 299 #define NVIC_PEND0_INT24        0x01000000  ///< Interrupt 24 pend
 300 #define NVIC_PEND0_INT23        0x00800000  ///< Interrupt 23 pend
 301 #define NVIC_PEND0_INT22        0x00400000  ///< Interrupt 22 pend
 302 #define NVIC_PEND0_INT21        0x00200000  ///< Interrupt 21 pend
 303 #define NVIC_PEND0_INT20        0x00100000  ///< Interrupt 20 pend
 304 #define NVIC_PEND0_INT19        0x00080000  ///< Interrupt 19 pend
 305 #define NVIC_PEND0_INT18        0x00040000  ///< Interrupt 18 pend
 306 #define NVIC_PEND0_INT17        0x00020000  ///< Interrupt 17 pend
 307 #define NVIC_PEND0_INT16        0x00010000  ///< Interrupt 16 pend
 308 #define NVIC_PEND0_INT15        0x00008000  ///< Interrupt 15 pend
 309 #define NVIC_PEND0_INT14        0x00004000  ///< Interrupt 14 pend
 310 #define NVIC_PEND0_INT13        0x00002000  ///< Interrupt 13 pend
 311 #define NVIC_PEND0_INT12        0x00001000  ///< Interrupt 12 pend
 312 #define NVIC_PEND0_INT11        0x00000800  ///< Interrupt 11 pend
 313 #define NVIC_PEND0_INT10        0x00000400  ///< Interrupt 10 pend
 314 #define NVIC_PEND0_INT9         0x00000200  ///< Interrupt 9 pend
 315 #define NVIC_PEND0_INT8         0x00000100  ///< Interrupt 8 pend
 316 #define NVIC_PEND0_INT7         0x00000080  ///< Interrupt 7 pend
 317 #define NVIC_PEND0_INT6         0x00000040  ///< Interrupt 6 pend
 318 #define NVIC_PEND0_INT5         0x00000020  ///< Interrupt 5 pend
 319 #define NVIC_PEND0_INT4         0x00000010  ///< Interrupt 4 pend
 320 #define NVIC_PEND0_INT3         0x00000008  ///< Interrupt 3 pend
 321 #define NVIC_PEND0_INT2         0x00000004  ///< Interrupt 2 pend
 322 #define NVIC_PEND0_INT1         0x00000002  ///< Interrupt 1 pend
 323 #define NVIC_PEND0_INT0         0x00000001  ///< Interrupt 0 pend
 324 /*\}*/
 325
 326 /**
 327  * The following are defines for the bit fields in the NVIC_PEND1 register.
 328  */
 329 /*\{*/
 330 #define NVIC_PEND1_INT59        0x08000000  ///< Interrupt 59 pend
 331 #define NVIC_PEND1_INT58        0x04000000  ///< Interrupt 58 pend
 332 #define NVIC_PEND1_INT57        0x02000000  ///< Interrupt 57 pend
 333 #define NVIC_PEND1_INT56        0x01000000  ///< Interrupt 56 pend
 334 #define NVIC_PEND1_INT55        0x00800000  ///< Interrupt 55 pend
 335 #define NVIC_PEND1_INT54        0x00400000  ///< Interrupt 54 pend
 336 #define NVIC_PEND1_INT53        0x00200000  ///< Interrupt 53 pend
 337 #define NVIC_PEND1_INT52        0x00100000  ///< Interrupt 52 pend
 338 #define NVIC_PEND1_INT51        0x00080000  ///< Interrupt 51 pend
 339 #define NVIC_PEND1_INT50        0x00040000  ///< Interrupt 50 pend
 340 #define NVIC_PEND1_INT49        0x00020000  ///< Interrupt 49 pend
 341 #define NVIC_PEND1_INT48        0x00010000  ///< Interrupt 48 pend
 342 #define NVIC_PEND1_INT47        0x00008000  ///< Interrupt 47 pend
 343 #define NVIC_PEND1_INT46        0x00004000  ///< Interrupt 46 pend
 344 #define NVIC_PEND1_INT45        0x00002000  ///< Interrupt 45 pend
 345 #define NVIC_PEND1_INT44        0x00001000  ///< Interrupt 44 pend
 346 #define NVIC_PEND1_INT43        0x00000800  ///< Interrupt 43 pend
 347 #define NVIC_PEND1_INT42        0x00000400  ///< Interrupt 42 pend
 348 #define NVIC_PEND1_INT41        0x00000200  ///< Interrupt 41 pend
 349 #define NVIC_PEND1_INT40        0x00000100  ///< Interrupt 40 pend
 350 #define NVIC_PEND1_INT39        0x00000080  ///< Interrupt 39 pend
 351 #define NVIC_PEND1_INT38        0x00000040  ///< Interrupt 38 pend
 352 #define NVIC_PEND1_INT37        0x00000020  ///< Interrupt 37 pend
 353 #define NVIC_PEND1_INT36        0x00000010  ///< Interrupt 36 pend
 354 #define NVIC_PEND1_INT35        0x00000008  ///< Interrupt 35 pend
 355 #define NVIC_PEND1_INT34        0x00000004  ///< Interrupt 34 pend
 356 #define NVIC_PEND1_INT33        0x00000002  ///< Interrupt 33 pend
 357 #define NVIC_PEND1_INT32        0x00000001  ///< Interrupt 32 pend
 358 /*\}*/
 359
 360 /**
 361  * The following are defines for the bit fields in the NVIC_UNPEND0 register.
 362  */
 363 /*\{*/
 364 #define NVIC_UNPEND0_INT31      0x80000000  ///< Interrupt 31 unpend
 365 #define NVIC_UNPEND0_INT30      0x40000000  ///< Interrupt 30 unpend
 366 #define NVIC_UNPEND0_INT29      0x20000000  ///< Interrupt 29 unpend
 367 #define NVIC_UNPEND0_INT28      0x10000000  ///< Interrupt 28 unpend
 368 #define NVIC_UNPEND0_INT27      0x08000000  ///< Interrupt 27 unpend
 369 #define NVIC_UNPEND0_INT26      0x04000000  ///< Interrupt 26 unpend
 370 #define NVIC_UNPEND0_INT25      0x02000000  ///< Interrupt 25 unpend
 371 #define NVIC_UNPEND0_INT24      0x01000000  ///< Interrupt 24 unpend
 372 #define NVIC_UNPEND0_INT23      0x00800000  ///< Interrupt 23 unpend
 373 #define NVIC_UNPEND0_INT22      0x00400000  ///< Interrupt 22 unpend
 374 #define NVIC_UNPEND0_INT21      0x00200000  ///< Interrupt 21 unpend
 375 #define NVIC_UNPEND0_INT20      0x00100000  ///< Interrupt 20 unpend
 376 #define NVIC_UNPEND0_INT19      0x00080000  ///< Interrupt 19 unpend
 377 #define NVIC_UNPEND0_INT18      0x00040000  ///< Interrupt 18 unpend
 378 #define NVIC_UNPEND0_INT17      0x00020000  ///< Interrupt 17 unpend
 379 #define NVIC_UNPEND0_INT16      0x00010000  ///< Interrupt 16 unpend
 380 #define NVIC_UNPEND0_INT15      0x00008000  ///< Interrupt 15 unpend
 381 #define NVIC_UNPEND0_INT14      0x00004000  ///< Interrupt 14 unpend
 382 #define NVIC_UNPEND0_INT13      0x00002000  ///< Interrupt 13 unpend
 383 #define NVIC_UNPEND0_INT12      0x00001000  ///< Interrupt 12 unpend
 384 #define NVIC_UNPEND0_INT11      0x00000800  ///< Interrupt 11 unpend
 385 #define NVIC_UNPEND0_INT10      0x00000400  ///< Interrupt 10 unpend
 386 #define NVIC_UNPEND0_INT9       0x00000200  ///< Interrupt 9 unpend
 387 #define NVIC_UNPEND0_INT8       0x00000100  ///< Interrupt 8 unpend
 388 #define NVIC_UNPEND0_INT7       0x00000080  ///< Interrupt 7 unpend
 389 #define NVIC_UNPEND0_INT6       0x00000040  ///< Interrupt 6 unpend
 390 #define NVIC_UNPEND0_INT5       0x00000020  ///< Interrupt 5 unpend
 391 #define NVIC_UNPEND0_INT4       0x00000010  ///< Interrupt 4 unpend
 392 #define NVIC_UNPEND0_INT3       0x00000008  ///< Interrupt 3 unpend
 393 #define NVIC_UNPEND0_INT2       0x00000004  ///< Interrupt 2 unpend
 394 #define NVIC_UNPEND0_INT1       0x00000002  ///< Interrupt 1 unpend
 395 #define NVIC_UNPEND0_INT0       0x00000001  ///< Interrupt 0 unpend
 396 /*\}*/
 397
 398 /**
 399  * The following are defines for the bit fields in the NVIC_UNPEND1 register.
 400  */
 401 /*\{*/
 402 #define NVIC_UNPEND1_INT59      0x08000000  ///< Interrupt 59 unpend
 403 #define NVIC_UNPEND1_INT58      0x04000000  ///< Interrupt 58 unpend
 404 #define NVIC_UNPEND1_INT57      0x02000000  ///< Interrupt 57 unpend
 405 #define NVIC_UNPEND1_INT56      0x01000000  ///< Interrupt 56 unpend
 406 #define NVIC_UNPEND1_INT55      0x00800000  ///< Interrupt 55 unpend
 407 #define NVIC_UNPEND1_INT54      0x00400000  ///< Interrupt 54 unpend
 408 #define NVIC_UNPEND1_INT53      0x00200000  ///< Interrupt 53 unpend
 409 #define NVIC_UNPEND1_INT52      0x00100000  ///< Interrupt 52 unpend
 410 #define NVIC_UNPEND1_INT51      0x00080000  ///< Interrupt 51 unpend
 411 #define NVIC_UNPEND1_INT50      0x00040000  ///< Interrupt 50 unpend
 412 #define NVIC_UNPEND1_INT49      0x00020000  ///< Interrupt 49 unpend
 413 #define NVIC_UNPEND1_INT48      0x00010000  ///< Interrupt 48 unpend
 414 #define NVIC_UNPEND1_INT47      0x00008000  ///< Interrupt 47 unpend
 415 #define NVIC_UNPEND1_INT46      0x00004000  ///< Interrupt 46 unpend
 416 #define NVIC_UNPEND1_INT45      0x00002000  ///< Interrupt 45 unpend
 417 #define NVIC_UNPEND1_INT44      0x00001000  ///< Interrupt 44 unpend
 418 #define NVIC_UNPEND1_INT43      0x00000800  ///< Interrupt 43 unpend
 419 #define NVIC_UNPEND1_INT42      0x00000400  ///< Interrupt 42 unpend
 420 #define NVIC_UNPEND1_INT41      0x00000200  ///< Interrupt 41 unpend
 421 #define NVIC_UNPEND1_INT40      0x00000100  ///< Interrupt 40 unpend
 422 #define NVIC_UNPEND1_INT39      0x00000080  ///< Interrupt 39 unpend
 423 #define NVIC_UNPEND1_INT38      0x00000040  ///< Interrupt 38 unpend
 424 #define NVIC_UNPEND1_INT37      0x00000020  ///< Interrupt 37 unpend
 425 #define NVIC_UNPEND1_INT36      0x00000010  ///< Interrupt 36 unpend
 426 #define NVIC_UNPEND1_INT35      0x00000008  ///< Interrupt 35 unpend
 427 #define NVIC_UNPEND1_INT34      0x00000004  ///< Interrupt 34 unpend
 428 #define NVIC_UNPEND1_INT33      0x00000002  ///< Interrupt 33 unpend
 429 #define NVIC_UNPEND1_INT32      0x00000001  ///< Interrupt 32 unpend
 430 /*\}*/
 431
 432 /**
 433  * The following are defines for the bit fields in the NVIC_ACTIVE0 register.
 434  */
 435 /*\{*/
 436 #define NVIC_ACTIVE0_INT31      0x80000000  ///< Interrupt 31 active
 437 #define NVIC_ACTIVE0_INT30      0x40000000  ///< Interrupt 30 active
 438 #define NVIC_ACTIVE0_INT29      0x20000000  ///< Interrupt 29 active
 439 #define NVIC_ACTIVE0_INT28      0x10000000  ///< Interrupt 28 active
 440 #define NVIC_ACTIVE0_INT27      0x08000000  ///< Interrupt 27 active
 441 #define NVIC_ACTIVE0_INT26      0x04000000  ///< Interrupt 26 active
 442 #define NVIC_ACTIVE0_INT25      0x02000000  ///< Interrupt 25 active
 443 #define NVIC_ACTIVE0_INT24      0x01000000  ///< Interrupt 24 active
 444 #define NVIC_ACTIVE0_INT23      0x00800000  ///< Interrupt 23 active
 445 #define NVIC_ACTIVE0_INT22      0x00400000  ///< Interrupt 22 active
 446 #define NVIC_ACTIVE0_INT21      0x00200000  ///< Interrupt 21 active
 447 #define NVIC_ACTIVE0_INT20      0x00100000  ///< Interrupt 20 active
 448 #define NVIC_ACTIVE0_INT19      0x00080000  ///< Interrupt 19 active
 449 #define NVIC_ACTIVE0_INT18      0x00040000  ///< Interrupt 18 active
 450 #define NVIC_ACTIVE0_INT17      0x00020000  ///< Interrupt 17 active
 451 #define NVIC_ACTIVE0_INT16      0x00010000  ///< Interrupt 16 active
 452 #define NVIC_ACTIVE0_INT15      0x00008000  ///< Interrupt 15 active
 453 #define NVIC_ACTIVE0_INT14      0x00004000  ///< Interrupt 14 active
 454 #define NVIC_ACTIVE0_INT13      0x00002000  ///< Interrupt 13 active
 455 #define NVIC_ACTIVE0_INT12      0x00001000  ///< Interrupt 12 active
 456 #define NVIC_ACTIVE0_INT11      0x00000800  ///< Interrupt 11 active
 457 #define NVIC_ACTIVE0_INT10      0x00000400  ///< Interrupt 10 active
 458 #define NVIC_ACTIVE0_INT9       0x00000200  ///< Interrupt 9 active
 459 #define NVIC_ACTIVE0_INT8       0x00000100  ///< Interrupt 8 active
 460 #define NVIC_ACTIVE0_INT7       0x00000080  ///< Interrupt 7 active
 461 #define NVIC_ACTIVE0_INT6       0x00000040  ///< Interrupt 6 active
 462 #define NVIC_ACTIVE0_INT5       0x00000020  ///< Interrupt 5 active
 463 #define NVIC_ACTIVE0_INT4       0x00000010  ///< Interrupt 4 active
 464 #define NVIC_ACTIVE0_INT3       0x00000008  ///< Interrupt 3 active
 465 #define NVIC_ACTIVE0_INT2       0x00000004  ///< Interrupt 2 active
 466 #define NVIC_ACTIVE0_INT1       0x00000002  ///< Interrupt 1 active
 467 #define NVIC_ACTIVE0_INT0       0x00000001  ///< Interrupt 0 active
 468 /*\}*/
 469
 470 /**
 471  * The following are defines for the bit fields in the NVIC_ACTIVE1 register.
 472  */
 473 /*\{*/
 474 #define NVIC_ACTIVE1_INT59      0x08000000  ///< Interrupt 59 active
 475 #define NVIC_ACTIVE1_INT58      0x04000000  ///< Interrupt 58 active
 476 #define NVIC_ACTIVE1_INT57      0x02000000  ///< Interrupt 57 active
 477 #define NVIC_ACTIVE1_INT56      0x01000000  ///< Interrupt 56 active
 478 #define NVIC_ACTIVE1_INT55      0x00800000  ///< Interrupt 55 active
 479 #define NVIC_ACTIVE1_INT54      0x00400000  ///< Interrupt 54 active
 480 #define NVIC_ACTIVE1_INT53      0x00200000  ///< Interrupt 53 active
 481 #define NVIC_ACTIVE1_INT52      0x00100000  ///< Interrupt 52 active
 482 #define NVIC_ACTIVE1_INT51      0x00080000  ///< Interrupt 51 active
 483 #define NVIC_ACTIVE1_INT50      0x00040000  ///< Interrupt 50 active
 484 #define NVIC_ACTIVE1_INT49      0x00020000  ///< Interrupt 49 active
 485 #define NVIC_ACTIVE1_INT48      0x00010000  ///< Interrupt 48 active
 486 #define NVIC_ACTIVE1_INT47      0x00008000  ///< Interrupt 47 active
 487 #define NVIC_ACTIVE1_INT46      0x00004000  ///< Interrupt 46 active
 488 #define NVIC_ACTIVE1_INT45      0x00002000  ///< Interrupt 45 active
 489 #define NVIC_ACTIVE1_INT44      0x00001000  ///< Interrupt 44 active
 490 #define NVIC_ACTIVE1_INT43      0x00000800  ///< Interrupt 43 active
 491 #define NVIC_ACTIVE1_INT42      0x00000400  ///< Interrupt 42 active
 492 #define NVIC_ACTIVE1_INT41      0x00000200  ///< Interrupt 41 active
 493 #define NVIC_ACTIVE1_INT40      0x00000100  ///< Interrupt 40 active
 494 #define NVIC_ACTIVE1_INT39      0x00000080  ///< Interrupt 39 active
 495 #define NVIC_ACTIVE1_INT38      0x00000040  ///< Interrupt 38 active
 496 #define NVIC_ACTIVE1_INT37      0x00000020  ///< Interrupt 37 active
 497 #define NVIC_ACTIVE1_INT36      0x00000010  ///< Interrupt 36 active
 498 #define NVIC_ACTIVE1_INT35      0x00000008  ///< Interrupt 35 active
 499 #define NVIC_ACTIVE1_INT34      0x00000004  ///< Interrupt 34 active
 500 #define NVIC_ACTIVE1_INT33      0x00000002  ///< Interrupt 33 active
 501 #define NVIC_ACTIVE1_INT32      0x00000001  ///< Interrupt 32 active
 502 /*\}*/
 503
 504 /**
 505  * The following are defines for the bit fields in the NVIC_PRI0 register.
 506  */
 507 /*\{*/
 508 #define NVIC_PRI0_INT3_M        0xFF000000  ///< Interrupt 3 priority mask
 509 #define NVIC_PRI0_INT2_M        0x00FF0000  ///< Interrupt 2 priority mask
 510 #define NVIC_PRI0_INT1_M        0x0000FF00  ///< Interrupt 1 priority mask
 511 #define NVIC_PRI0_INT0_M        0x000000FF  ///< Interrupt 0 priority mask
 512 #define NVIC_PRI0_INT3_S        24
 513 #define NVIC_PRI0_INT2_S        16
 514 #define NVIC_PRI0_INT1_S        8
 515 #define NVIC_PRI0_INT0_S        0
 516 /*\}*/
 517
 518 /**
 519  * The following are defines for the bit fields in the NVIC_PRI1 register.
 520  */
 521 /*\{*/
 522 #define NVIC_PRI1_INT7_M        0xFF000000  ///< Interrupt 7 priority mask
 523 #define NVIC_PRI1_INT6_M        0x00FF0000  ///< Interrupt 6 priority mask
 524 #define NVIC_PRI1_INT5_M        0x0000FF00  ///< Interrupt 5 priority mask
 525 #define NVIC_PRI1_INT4_M        0x000000FF  ///< Interrupt 4 priority mask
 526 #define NVIC_PRI1_INT7_S        24
 527 #define NVIC_PRI1_INT6_S        16
 528 #define NVIC_PRI1_INT5_S        8
 529 #define NVIC_PRI1_INT4_S        0
 530 /*\}*/
 531
 532 /**
 533  * The following are defines for the bit fields in the NVIC_PRI2 register.
 534  */
 535 /*\{*/
 536 #define NVIC_PRI2_INT11_M       0xFF000000  ///< Interrupt 11 priority mask
 537 #define NVIC_PRI2_INT10_M       0x00FF0000  ///< Interrupt 10 priority mask
 538 #define NVIC_PRI2_INT9_M        0x0000FF00  ///< Interrupt 9 priority mask
 539 #define NVIC_PRI2_INT8_M        0x000000FF  ///< Interrupt 8 priority mask
 540 #define NVIC_PRI2_INT11_S       24
 541 #define NVIC_PRI2_INT10_S       16
 542 #define NVIC_PRI2_INT9_S        8
 543 #define NVIC_PRI2_INT8_S        0
 544 /*\}*/
 545
 546 /**
 547  * The following are defines for the bit fields in the NVIC_PRI3 register.
 548  */
 549 /*\{*/
 550 #define NVIC_PRI3_INT15_M       0xFF000000  ///< Interrupt 15 priority mask
 551 #define NVIC_PRI3_INT14_M       0x00FF0000  ///< Interrupt 14 priority mask
 552 #define NVIC_PRI3_INT13_M       0x0000FF00  ///< Interrupt 13 priority mask
 553 #define NVIC_PRI3_INT12_M       0x000000FF  ///< Interrupt 12 priority mask
 554 #define NVIC_PRI3_INT15_S       24
 555 #define NVIC_PRI3_INT14_S       16
 556 #define NVIC_PRI3_INT13_S       8
 557 #define NVIC_PRI3_INT12_S       0
 558 /*\}*/
 559
 560 /**
 561  * The following are defines for the bit fields in the NVIC_PRI4 register.
 562  */
 563 /*\{*/
 564 #define NVIC_PRI4_INT19_M       0xFF000000  ///< Interrupt 19 priority mask
 565 #define NVIC_PRI4_INT18_M       0x00FF0000  ///< Interrupt 18 priority mask
 566 #define NVIC_PRI4_INT17_M       0x0000FF00  ///< Interrupt 17 priority mask
 567 #define NVIC_PRI4_INT16_M       0x000000FF  ///< Interrupt 16 priority mask
 568 #define NVIC_PRI4_INT19_S       24
 569 #define NVIC_PRI4_INT18_S       16
 570 #define NVIC_PRI4_INT17_S       8
 571 #define NVIC_PRI4_INT16_S       0
 572 /*\}*/
 573
 574 /**
 575  * The following are defines for the bit fields in the NVIC_PRI5 register.
 576  */
 577 /*\{*/
 578 #define NVIC_PRI5_INT23_M       0xFF000000  ///< Interrupt 23 priority mask
 579 #define NVIC_PRI5_INT22_M       0x00FF0000  ///< Interrupt 22 priority mask
 580 #define NVIC_PRI5_INT21_M       0x0000FF00  ///< Interrupt 21 priority mask
 581 #define NVIC_PRI5_INT20_M       0x000000FF  ///< Interrupt 20 priority mask
 582 #define NVIC_PRI5_INT23_S       24
 583 #define NVIC_PRI5_INT22_S       16
 584 #define NVIC_PRI5_INT21_S       8
 585 #define NVIC_PRI5_INT20_S       0
 586 /*\}*/
 587
 588 /**
 589  * The following are defines for the bit fields in the NVIC_PRI6 register.
 590  */
 591 /*\{*/
 592 #define NVIC_PRI6_INT27_M       0xFF000000  ///< Interrupt 27 priority mask
 593 #define NVIC_PRI6_INT26_M       0x00FF0000  ///< Interrupt 26 priority mask
 594 #define NVIC_PRI6_INT25_M       0x0000FF00  ///< Interrupt 25 priority mask
 595 #define NVIC_PRI6_INT24_M       0x000000FF  ///< Interrupt 24 priority mask
 596 #define NVIC_PRI6_INT27_S       24
 597 #define NVIC_PRI6_INT26_S       16
 598 #define NVIC_PRI6_INT25_S       8
 599 #define NVIC_PRI6_INT24_S       0
 600 /*\}*/
 601
 602 /**
 603  * The following are defines for the bit fields in the NVIC_PRI7 register.
 604  */
 605 /*\{*/
 606 #define NVIC_PRI7_INT31_M       0xFF000000  ///< Interrupt 31 priority mask
 607 #define NVIC_PRI7_INT30_M       0x00FF0000  ///< Interrupt 30 priority mask
 608 #define NVIC_PRI7_INT29_M       0x0000FF00  ///< Interrupt 29 priority mask
 609 #define NVIC_PRI7_INT28_M       0x000000FF  ///< Interrupt 28 priority mask
 610 #define NVIC_PRI7_INT31_S       24
 611 #define NVIC_PRI7_INT30_S       16
 612 #define NVIC_PRI7_INT29_S       8
 613 #define NVIC_PRI7_INT28_S       0
 614 /*\}*/
 615
 616 /**
 617  * The following are defines for the bit fields in the NVIC_PRI8 register.
 618  */
 619 /*\{*/
 620 #define NVIC_PRI8_INT35_M       0xFF000000  ///< Interrupt 35 priority mask
 621 #define NVIC_PRI8_INT34_M       0x00FF0000  ///< Interrupt 34 priority mask
 622 #define NVIC_PRI8_INT33_M       0x0000FF00  ///< Interrupt 33 priority mask
 623 #define NVIC_PRI8_INT32_M       0x000000FF  ///< Interrupt 32 priority mask
 624 #define NVIC_PRI8_INT35_S       24
 625 #define NVIC_PRI8_INT34_S       16
 626 #define NVIC_PRI8_INT33_S       8
 627 #define NVIC_PRI8_INT32_S       0
 628 /*\}*/
 629
 630 /**
 631  * The following are defines for the bit fields in the NVIC_PRI9 register.
 632  */
 633 /*\{*/
 634 #define NVIC_PRI9_INT39_M       0xFF000000  ///< Interrupt 39 priority mask
 635 #define NVIC_PRI9_INT38_M       0x00FF0000  ///< Interrupt 38 priority mask
 636 #define NVIC_PRI9_INT37_M       0x0000FF00  ///< Interrupt 37 priority mask
 637 #define NVIC_PRI9_INT36_M       0x000000FF  ///< Interrupt 36 priority mask
 638 #define NVIC_PRI9_INT39_S       24
 639 #define NVIC_PRI9_INT38_S       16
 640 #define NVIC_PRI9_INT37_S       8
 641 #define NVIC_PRI9_INT36_S       0
 642 /*\}*/
 643
 644 /**
 645  * The following are defines for the bit fields in the NVIC_PRI10 register.
 646  */
 647 /*\{*/
 648 #define NVIC_PRI10_INT43_M      0xFF000000  ///< Interrupt 43 priority mask
 649 #define NVIC_PRI10_INT42_M      0x00FF0000  ///< Interrupt 42 priority mask
 650 #define NVIC_PRI10_INT41_M      0x0000FF00  ///< Interrupt 41 priority mask
 651 #define NVIC_PRI10_INT40_M      0x000000FF  ///< Interrupt 40 priority mask
 652 #define NVIC_PRI10_INT43_S      24
 653 #define NVIC_PRI10_INT42_S      16
 654 #define NVIC_PRI10_INT41_S      8
 655 #define NVIC_PRI10_INT40_S      0
 656 /*\}*/
 657
 658 /**
 659  * The following are defines for the bit fields in the NVIC_CPUID register.
 660  */
 661 /*\{*/
 662 #define NVIC_CPUID_IMP_M        0xFF000000  ///< Implementer
 663 #define NVIC_CPUID_VAR_M        0x00F00000  ///< Variant
 664 #define NVIC_CPUID_PARTNO_M     0x0000FFF0  ///< Processor part number
 665 #define NVIC_CPUID_REV_M        0x0000000F  ///< Revision
 666 /*\}*/
 667
 668 /**
 669  * The following are defines for the bit fields in the NVIC_INT_CTRL register.
 670  */
 671 /*\{*/
 672 #define NVIC_INT_CTRL_NMI_SET   0x80000000  ///< Pend a NMI
 673 #define NVIC_INT_CTRL_PEND_SV   0x10000000  ///< Pend a PendSV
 674 #define NVIC_INT_CTRL_UNPEND_SV 0x08000000  ///< Unpend a PendSV
 675 #define NVIC_INT_CTRL_PENDSTSET 0x04000000  ///< Set pending SysTick interrupt
 676 #define NVIC_INT_CTRL_PENDSTCLR 0x02000000  ///< Clear pending SysTick interrupt
 677 #define NVIC_INT_CTRL_ISR_PRE   0x00800000  ///< Debug interrupt handling
 678 #define NVIC_INT_CTRL_ISR_PEND  0x00400000  ///< Debug interrupt pending
 679 #define NVIC_INT_CTRL_VEC_PEN_M 0x003FF000  ///< Highest pending exception
 680 #define NVIC_INT_CTRL_RET_BASE  0x00000800  ///< Return to base
 681 #define NVIC_INT_CTRL_VEC_ACT_M 0x000003FF  ///< Current active exception
 682 #define NVIC_INT_CTRL_VEC_PEN_S 12
 683 #define NVIC_INT_CTRL_VEC_ACT_S 0
 684 /*\}*/
 685
 686 /**
 687  * The following are defines for the bit fields in the NVIC_VTABLE register.
 688  */
 689 /*\{*/
 690 #define NVIC_VTABLE_BASE        0x20000000  ///< Vector table base
 691 #define NVIC_VTABLE_OFFSET_M    0x1FFFFF00  ///< Vector table offset
 692 #define NVIC_VTABLE_OFFSET_S    8
 693 /*\}*/
 694
 695 /**
 696  * The following are defines for the bit fields in the NVIC_APINT register.
 697  */
 698 /*\{*/
 699 #define NVIC_APINT_VECTKEY_M    0xFFFF0000  ///< Vector key mask
 700 #define NVIC_APINT_VECTKEY      0x05FA0000  ///< Vector key
 701 #define NVIC_APINT_ENDIANESS    0x00008000  ///< Data endianess
 702 #define NVIC_APINT_PRIGROUP_M   0x00000700  ///< Priority group
 703 #define NVIC_APINT_PRIGROUP_0_8 0x00000700  ///< Priority group 0.8 split
 704 #define NVIC_APINT_PRIGROUP_1_7 0x00000600  ///< Priority group 1.7 split
 705 #define NVIC_APINT_PRIGROUP_2_6 0x00000500  ///< Priority group 2.6 split
 706 #define NVIC_APINT_PRIGROUP_3_5 0x00000400  ///< Priority group 3.5 split
 707 #define NVIC_APINT_PRIGROUP_4_4 0x00000300  ///< Priority group 4.4 split
 708 #define NVIC_APINT_PRIGROUP_5_3 0x00000200  ///< Priority group 5.3 split
 709 #define NVIC_APINT_PRIGROUP_6_2 0x00000100  ///< Priority group 6.2 split
 710 #define NVIC_APINT_SYSRESETREQ  0x00000004  ///< System reset request
 711 #define NVIC_APINT_VECT_CLR_ACT 0x00000002  ///< Clear active NMI/fault info
 712 #define NVIC_APINT_VECT_RESET   0x00000001  ///< System reset
 713 #define NVIC_APINT_PRIGROUP_7_1 0x00000000  ///< Priority group 7.1 split
 714 /*\}*/
 715
 716 /**
 717  * The following are defines for the bit fields in the NVIC_SYS_CTRL register.
 718  */
 719 /*\{*/
 720 #define NVIC_SYS_CTRL_SEVONPEND 0x00000010  ///< Wakeup on pend
 721 #define NVIC_SYS_CTRL_SLEEPDEEP 0x00000004  ///< Deep sleep enable
 722 #define NVIC_SYS_CTRL_SLEEPEXIT 0x00000002  ///< Sleep on ISR exit
 723 /*\}*/
 724
 725 /**
 726  * The following are defines for the bit fields in the NVIC_CFG_CTRL register.
 727  */
 728 /*\{*/
 729 #define NVIC_CFG_CTRL_BFHFNMIGN 0x00000100  ///< Ignore bus fault in NMI/fault
 730 #define NVIC_CFG_CTRL_DIV0      0x00000010  ///< Trap on divide by 0
 731 #define NVIC_CFG_CTRL_UNALIGNED 0x00000008  ///< Trap on unaligned access
 732 #define NVIC_CFG_CTRL_DEEP_PEND 0x00000004  ///< Allow deep interrupt trigger
 733 #define NVIC_CFG_CTRL_MAIN_PEND 0x00000002  ///< Allow main interrupt trigger
 734 #define NVIC_CFG_CTRL_BASE_THR  0x00000001  ///< Thread state control
 735 /*\}*/
 736
 737 /**
 738  * The following are defines for the bit fields in the NVIC_SYS_PRI1 register.
 739  */
 740 /*\{*/
 741 #define NVIC_SYS_PRI1_RES_M     0xFF000000  ///< Priority of reserved handler
 742 #define NVIC_SYS_PRI1_USAGE_M   0x00FF0000  ///< Priority of usage fault handler
 743 #define NVIC_SYS_PRI1_BUS_M     0x0000FF00  ///< Priority of bus fault handler
 744 #define NVIC_SYS_PRI1_MEM_M     0x000000FF  ///< Priority of mem manage handler
 745 #define NVIC_SYS_PRI1_USAGE_S   16
 746 #define NVIC_SYS_PRI1_BUS_S     8
 747 #define NVIC_SYS_PRI1_MEM_S     0
 748 /*\}*/
 749
 750 /**
 751  * The following are defines for the bit fields in the NVIC_SYS_PRI2 register.
 752  */
 753 /*\{*/
 754 #define NVIC_SYS_PRI2_SVC_M     0xFF000000  ///< Priority of SVCall handler
 755 #define NVIC_SYS_PRI2_RES_M     0x00FFFFFF  ///< Priority of reserved handlers
 756 #define NVIC_SYS_PRI2_SVC_S     24
 757 /*\}*/
 758
 759 /**
 760  * The following are defines for the bit fields in the NVIC_SYS_PRI3 register.
 761  */
 762 /*\{*/
 763 #define NVIC_SYS_PRI3_TICK_M    0xFF000000  ///< Priority of Sys Tick handler
 764 #define NVIC_SYS_PRI3_PENDSV_M  0x00FF0000  ///< Priority of PendSV handler
 765 #define NVIC_SYS_PRI3_RES_M     0x0000FF00  ///< Priority of reserved handler
 766 #define NVIC_SYS_PRI3_DEBUG_M   0x000000FF  ///< Priority of debug handler
 767 #define NVIC_SYS_PRI3_TICK_S    24
 768 #define NVIC_SYS_PRI3_PENDSV_S  16
 769 #define NVIC_SYS_PRI3_DEBUG_S   0
 770 /*\}*/
 771
 772 /**
 773  * The following are defines for the bit fields in the NVIC_SYS_HND_CTRL
 774  * register.
 775  */
 776 /*\{*/
 777 #define NVIC_SYS_HND_CTRL_USAGE 0x00040000  ///< Usage fault enable
 778 #define NVIC_SYS_HND_CTRL_BUS   0x00020000  ///< Bus fault enable
 779 #define NVIC_SYS_HND_CTRL_MEM   0x00010000  ///< Mem manage fault enable
 780 #define NVIC_SYS_HND_CTRL_SVC   0x00008000  ///< SVCall is pended
 781 #define NVIC_SYS_HND_CTRL_BUSP  0x00004000  ///< Bus fault is pended
 782 #define NVIC_SYS_HND_CTRL_TICK  0x00000800  ///< Sys tick is active
 783 #define NVIC_SYS_HND_CTRL_PNDSV 0x00000400  ///< PendSV is active
 784 #define NVIC_SYS_HND_CTRL_MON   0x00000100  ///< Monitor is active
 785 #define NVIC_SYS_HND_CTRL_SVCA  0x00000080  ///< SVCall is active
 786 #define NVIC_SYS_HND_CTRL_USGA  0x00000008  ///< Usage fault is active
 787 #define NVIC_SYS_HND_CTRL_BUSA  0x00000002  ///< Bus fault is active
 788 #define NVIC_SYS_HND_CTRL_MEMA  0x00000001  ///< Mem manage is active
 789 /*\}*/
 790
 791 /**
 792  * The following are defines for the bit fields in the NVIC_FAULT_STAT
 793  * register.
 794  */
 795 /*\{*/
 796 #define NVIC_FAULT_STAT_DIV0    0x02000000  ///< Divide by zero fault
 797 #define NVIC_FAULT_STAT_UNALIGN 0x01000000  ///< Unaligned access fault
 798 #define NVIC_FAULT_STAT_NOCP    0x00080000  ///< No coprocessor fault
 799 #define NVIC_FAULT_STAT_INVPC   0x00040000  ///< Invalid PC fault
 800 #define NVIC_FAULT_STAT_INVSTAT 0x00020000  ///< Invalid state fault
 801 #define NVIC_FAULT_STAT_UNDEF   0x00010000  ///< Undefined instruction fault
 802 #define NVIC_FAULT_STAT_BFARV   0x00008000  ///< BFAR is valid
 803 #define NVIC_FAULT_STAT_BSTKE   0x00001000  ///< Stack bus fault
 804 #define NVIC_FAULT_STAT_BUSTKE  0x00000800  ///< Unstack bus fault
 805 #define NVIC_FAULT_STAT_IMPRE   0x00000400  ///< Imprecise data bus error
 806 #define NVIC_FAULT_STAT_PRECISE 0x00000200  ///< Precise data bus error
 807 #define NVIC_FAULT_STAT_IBUS    0x00000100  ///< Instruction bus fault
 808 #define NVIC_FAULT_STAT_MMARV   0x00000080  ///< MMAR is valid
 809 #define NVIC_FAULT_STAT_MSTKE   0x00000010  ///< Stack access violation
 810 #define NVIC_FAULT_STAT_MUSTKE  0x00000008  ///< Unstack access violation
 811 #define NVIC_FAULT_STAT_DERR    0x00000002  ///< Data access violation
 812 #define NVIC_FAULT_STAT_IERR    0x00000001  ///< Instruction access violation
 813 /*\}*/
 814
 815 /**
 816  * The following are defines for the bit fields in the NVIC_HFAULT_STAT
 817  * register.
 818  */
 819 /*\{*/
 820 #define NVIC_HFAULT_STAT_DBG    0x80000000  ///< Debug event
 821 #define NVIC_HFAULT_STAT_FORCED 0x40000000  ///< Cannot execute fault handler
 822 #define NVIC_HFAULT_STAT_VECT   0x00000002  ///< Vector table read fault
 823 /*\}*/
 824
 825 /**
 826  * The following are defines for the bit fields in the NVIC_DEBUG_STAT
 827  * register.
 828  */
 829 /*\{*/
 830 #define NVIC_DEBUG_STAT_EXTRNL  0x00000010  ///< EDBGRQ asserted
 831 #define NVIC_DEBUG_STAT_VCATCH  0x00000008  ///< Vector catch
 832 #define NVIC_DEBUG_STAT_DWTTRAP 0x00000004  ///< DWT match
 833 #define NVIC_DEBUG_STAT_BKPT    0x00000002  ///< Breakpoint instruction
 834 #define NVIC_DEBUG_STAT_HALTED  0x00000001  ///< Halt request
 835 /*\}*/
 836
 837 /**
 838  * The following are defines for the bit fields in the NVIC_MM_ADDR register.
 839  */
 840 /*\{*/
 841 #define NVIC_MM_ADDR_M          0xFFFFFFFF  ///< Data fault address
 842 #define NVIC_MM_ADDR_S          0
 843 /*\}*/
 844
 845 /**
 846  * The following are defines for the bit fields in the NVIC_FAULT_ADDR
 847  * register.
 848  */
 849 /*\{*/
 850 #define NVIC_FAULT_ADDR_M       0xFFFFFFFF  ///< Data bus fault address
 851 #define NVIC_FAULT_ADDR_S       0
 852 /*\}*/
 853
 854 /**
 855  * The following are defines for the bit fields in the NVIC_MPU_TYPE register.
 856  */
 857 /*\{*/
 858 #define NVIC_MPU_TYPE_IREGION_M 0x00FF0000  ///< Number of I regions
 859 #define NVIC_MPU_TYPE_DREGION_M 0x0000FF00  ///< Number of D regions
 860 #define NVIC_MPU_TYPE_SEPARATE  0x00000001  ///< Separate or unified MPU
 861 #define NVIC_MPU_TYPE_IREGION_S 16
 862 #define NVIC_MPU_TYPE_DREGION_S 8
 863 /*\}*/
 864
 865 /**
 866  * The following are defines for the bit fields in the NVIC_MPU_CTRL register.
 867  */
 868 /*\{*/
 869 #define NVIC_MPU_CTRL_PRIVDEFEN 0x00000004  ///< MPU default region in priv mode
 870 #define NVIC_MPU_CTRL_HFNMIENA  0x00000002  ///< MPU enabled during faults
 871 #define NVIC_MPU_CTRL_ENABLE    0x00000001  ///< MPU enable
 872 /*\}*/
 873
 874 /**
 875  * The following are defines for the bit fields in the NVIC_MPU_NUMBER
 876  * register.
 877  */
 878 /*\{*/
 879 #define NVIC_MPU_NUMBER_M       0x000000FF  ///< MPU region to access
 880 #define NVIC_MPU_NUMBER_S       0
 881 /*\}*/
 882
 883 /**
 884  * The following are defines for the bit fields in the NVIC_MPU_BASE register.
 885  */
 886 /*\{*/
 887 #define NVIC_MPU_BASE_ADDR_M    0xFFFFFFE0  ///< Base address mask
 888 #define NVIC_MPU_BASE_VALID     0x00000010  ///< Region number valid
 889 #define NVIC_MPU_BASE_REGION_M  0x0000000F  ///< Region number
 890 #define NVIC_MPU_BASE_ADDR_S    8
 891 #define NVIC_MPU_BASE_REGION_S  0
 892 /*\}*/
 893
 894 /**
 895  * The following are defines for the bit fields in the NVIC_MPU_ATTR register.
 896  */
 897 /*\{*/
 898 #define NVIC_MPU_ATTR_M         0xFFFF0000  ///< Attributes
 899 #define NVIC_MPU_ATTR_AP_NO_NO  0x00000000  ///< prv: no access, usr: no access
 900 #define NVIC_MPU_ATTR_BUFFRABLE 0x00010000  ///< Bufferable
 901 #define NVIC_MPU_ATTR_CACHEABLE 0x00020000  ///< Cacheable
 902 #define NVIC_MPU_ATTR_SHAREABLE 0x00040000  ///< Shareable
 903 #define NVIC_MPU_ATTR_TEX_M     0x00380000  ///< Type extension mask
 904 #define NVIC_MPU_ATTR_AP_RW_NO  0x01000000  ///< prv: rw, usr: none
 905 #define NVIC_MPU_ATTR_AP_RW_RO  0x02000000  ///< prv: rw, usr: read-only
 906 #define NVIC_MPU_ATTR_AP_RW_RW  0x03000000  ///< prv: rw, usr: rw
 907 #define NVIC_MPU_ATTR_AP_RO_NO  0x05000000  ///< prv: ro, usr: none
 908 #define NVIC_MPU_ATTR_AP_RO_RO  0x06000000  ///< prv: ro, usr: ro
 909 #define NVIC_MPU_ATTR_AP_M      0x07000000  ///< Access permissions mask
 910 #define NVIC_MPU_ATTR_XN        0x10000000  ///< Execute disable
 911 #define NVIC_MPU_ATTR_SRD_M     0x0000FF00  ///< Sub-region disable mask
 912 #define NVIC_MPU_ATTR_SRD_0     0x00000100  ///< Sub-region 0 disable
 913 #define NVIC_MPU_ATTR_SRD_1     0x00000200  ///< Sub-region 1 disable
 914 #define NVIC_MPU_ATTR_SRD_2     0x00000400  ///< Sub-region 2 disable
 915 #define NVIC_MPU_ATTR_SRD_3     0x00000800  ///< Sub-region 3 disable
 916 #define NVIC_MPU_ATTR_SRD_4     0x00001000  ///< Sub-region 4 disable
 917 #define NVIC_MPU_ATTR_SRD_5     0x00002000  ///< Sub-region 5 disable
 918 #define NVIC_MPU_ATTR_SRD_6     0x00004000  ///< Sub-region 6 disable
 919 #define NVIC_MPU_ATTR_SRD_7     0x00008000  ///< Sub-region 7 disable
 920 #define NVIC_MPU_ATTR_SIZE_M    0x0000003E  ///< Region size mask
 921 #define NVIC_MPU_ATTR_SIZE_32B  0x00000008  ///< Region size 32 bytes
 922 #define NVIC_MPU_ATTR_SIZE_64B  0x0000000A  ///< Region size 64 bytes
 923 #define NVIC_MPU_ATTR_SIZE_128B 0x0000000C  ///< Region size 128 bytes
 924 #define NVIC_MPU_ATTR_SIZE_256B 0x0000000E  ///< Region size 256 bytes
 925 #define NVIC_MPU_ATTR_SIZE_512B 0x00000010  ///< Region size 512 bytes
 926 #define NVIC_MPU_ATTR_SIZE_1K   0x00000012  ///< Region size 1 Kbytes
 927 #define NVIC_MPU_ATTR_SIZE_2K   0x00000014  ///< Region size 2 Kbytes
 928 #define NVIC_MPU_ATTR_SIZE_4K   0x00000016  ///< Region size 4 Kbytes
 929 #define NVIC_MPU_ATTR_SIZE_8K   0x00000018  ///< Region size 8 Kbytes
 930 #define NVIC_MPU_ATTR_SIZE_16K  0x0000001A  ///< Region size 16 Kbytes
 931 #define NVIC_MPU_ATTR_SIZE_32K  0x0000001C  ///< Region size 32 Kbytes
 932 #define NVIC_MPU_ATTR_SIZE_64K  0x0000001E  ///< Region size 64 Kbytes
 933 #define NVIC_MPU_ATTR_SIZE_128K 0x00000020  ///< Region size 128 Kbytes
 934 #define NVIC_MPU_ATTR_SIZE_256K 0x00000022  ///< Region size 256 Kbytes
 935 #define NVIC_MPU_ATTR_SIZE_512K 0x00000024  ///< Region size 512 Kbytes
 936 #define NVIC_MPU_ATTR_SIZE_1M   0x00000026  ///< Region size 1 Mbytes
 937 #define NVIC_MPU_ATTR_SIZE_2M   0x00000028  ///< Region size 2 Mbytes
 938 #define NVIC_MPU_ATTR_SIZE_4M   0x0000002A  ///< Region size 4 Mbytes
 939 #define NVIC_MPU_ATTR_SIZE_8M   0x0000002C  ///< Region size 8 Mbytes
 940 #define NVIC_MPU_ATTR_SIZE_16M  0x0000002E  ///< Region size 16 Mbytes
 941 #define NVIC_MPU_ATTR_SIZE_32M  0x00000030  ///< Region size 32 Mbytes
 942 #define NVIC_MPU_ATTR_SIZE_64M  0x00000032  ///< Region size 64 Mbytes
 943 #define NVIC_MPU_ATTR_SIZE_128M 0x00000034  ///< Region size 128 Mbytes
 944 #define NVIC_MPU_ATTR_SIZE_256M 0x00000036  ///< Region size 256 Mbytes
 945 #define NVIC_MPU_ATTR_SIZE_512M 0x00000038  ///< Region size 512 Mbytes
 946 #define NVIC_MPU_ATTR_SIZE_1G   0x0000003A  ///< Region size 1 Gbytes
 947 #define NVIC_MPU_ATTR_SIZE_2G   0x0000003C  ///< Region size 2 Gbytes
 948 #define NVIC_MPU_ATTR_SIZE_4G   0x0000003E  ///< Region size 4 Gbytes
 949 #define NVIC_MPU_ATTR_ENABLE    0x00000001  ///< Region enable
 950 /*\}*/
 951
 952 /**
 953  * The following are defines for the bit fields in the NVIC_DBG_CTRL register.
 954  */
 955 /*\{*/
 956 #define NVIC_DBG_CTRL_DBGKEY_M  0xFFFF0000  ///< Debug key mask
 957 #define NVIC_DBG_CTRL_DBGKEY    0xA05F0000  ///< Debug key
 958 #define NVIC_DBG_CTRL_S_RESET_ST \
 959                                 0x02000000  ///< Core has reset since last read
 960 #define NVIC_DBG_CTRL_S_RETIRE_ST \
 961                                 0x01000000  ///< Core has executed insruction
 962                                             ///< since last read
 963 #define NVIC_DBG_CTRL_S_LOCKUP  0x00080000  ///< Core is locked up
 964 #define NVIC_DBG_CTRL_S_SLEEP   0x00040000  ///< Core is sleeping
 965 #define NVIC_DBG_CTRL_S_HALT    0x00020000  ///< Core status on halt
 966 #define NVIC_DBG_CTRL_S_REGRDY  0x00010000  ///< Register read/write available
 967 #define NVIC_DBG_CTRL_C_SNAPSTALL \
 968                                 0x00000020  ///< Breaks a stalled load/store
 969 #define NVIC_DBG_CTRL_C_MASKINT 0x00000008  ///< Mask interrupts when stepping
 970 #define NVIC_DBG_CTRL_C_STEP    0x00000004  ///< Step the core
 971 #define NVIC_DBG_CTRL_C_HALT    0x00000002  ///< Halt the core
 972 #define NVIC_DBG_CTRL_C_DEBUGEN 0x00000001  ///< Enable debug
 973 /*\}*/
 974
 975 /**
 976  * The following are defines for the bit fields in the NVIC_DBG_XFER register.
 977  */
 978 /*\{*/
 979 #define NVIC_DBG_XFER_REG_WNR   0x00010000  ///< Write or not read
 980 #define NVIC_DBG_XFER_REG_SEL_M 0x0000001F  ///< Register
 981 #define NVIC_DBG_XFER_REG_CFBP  0x00000014  ///< Control/Fault/BasePri/PriMask
 982 #define NVIC_DBG_XFER_REG_DSP   0x00000013  ///< Deep SP
 983 #define NVIC_DBG_XFER_REG_PSP   0x00000012  ///< Process SP
 984 #define NVIC_DBG_XFER_REG_MSP   0x00000011  ///< Main SP
 985 #define NVIC_DBG_XFER_REG_FLAGS 0x00000010  ///< xPSR/Flags register
 986 #define NVIC_DBG_XFER_REG_R15   0x0000000F  ///< Register R15
 987 #define NVIC_DBG_XFER_REG_R14   0x0000000E  ///< Register R14
 988 #define NVIC_DBG_XFER_REG_R13   0x0000000D  ///< Register R13
 989 #define NVIC_DBG_XFER_REG_R12   0x0000000C  ///< Register R12
 990 #define NVIC_DBG_XFER_REG_R11   0x0000000B  ///< Register R11
 991 #define NVIC_DBG_XFER_REG_R10   0x0000000A  ///< Register R10
 992 #define NVIC_DBG_XFER_REG_R9    0x00000009  ///< Register R9
 993 #define NVIC_DBG_XFER_REG_R8    0x00000008  ///< Register R8
 994 #define NVIC_DBG_XFER_REG_R7    0x00000007  ///< Register R7
 995 #define NVIC_DBG_XFER_REG_R6    0x00000006  ///< Register R6
 996 #define NVIC_DBG_XFER_REG_R5    0x00000005  ///< Register R5
 997 #define NVIC_DBG_XFER_REG_R4    0x00000004  ///< Register R4
 998 #define NVIC_DBG_XFER_REG_R3    0x00000003  ///< Register R3
 999 #define NVIC_DBG_XFER_REG_R2    0x00000002  ///< Register R2
1000 #define NVIC_DBG_XFER_REG_R1    0x00000001  ///< Register R1
1001 #define NVIC_DBG_XFER_REG_R0    0x00000000  ///< Register R0
1002 /*\}*/
1003
1004 /**
1005  * The following are defines for the bit fields in the NVIC_DBG_DATA register.
1006  */
1007 /*\{*/
1008 #define NVIC_DBG_DATA_M         0xFFFFFFFF  ///< Data temporary cache
1009 #define NVIC_DBG_DATA_S         0
1010 /*\}*/
1011
1012 /**
1013  * The following are defines for the bit fields in the NVIC_DBG_INT register.
1014  */
1015 /*\{*/
1016 #define NVIC_DBG_INT_HARDERR    0x00000400  ///< Debug trap on hard fault
1017 #define NVIC_DBG_INT_INTERR     0x00000200  ///< Debug trap on interrupt errors
1018 #define NVIC_DBG_INT_BUSERR     0x00000100  ///< Debug trap on bus error
1019 #define NVIC_DBG_INT_STATERR    0x00000080  ///< Debug trap on usage fault state
1020 #define NVIC_DBG_INT_CHKERR     0x00000040  ///< Debug trap on usage fault check
1021 #define NVIC_DBG_INT_NOCPERR    0x00000020  ///< Debug trap on coprocessor error
1022 #define NVIC_DBG_INT_MMERR      0x00000010  ///< Debug trap on mem manage fault
1023 #define NVIC_DBG_INT_RESET      0x00000008  ///< Core reset status
1024 #define NVIC_DBG_INT_RSTPENDCLR 0x00000004  ///< Clear pending core reset
1025 #define NVIC_DBG_INT_RSTPENDING 0x00000002  ///< Core reset is pending
1026 #define NVIC_DBG_INT_RSTVCATCH  0x00000001  ///< Reset vector catch
1027 /*\}*/
1028
1029 /**
1030  * The following are defines for the bit fields in the NVIC_SW_TRIG register.
1031  */
1032 /*\{*/
1033 #define NVIC_SW_TRIG_INTID_M    0x000003FF  ///< Interrupt to trigger
1034 #define NVIC_SW_TRIG_INTID_S    0
1035 /*\}*/
1036
1037 #endif /* LM3S_NVIC_H */