bertos/cpu/arm/hw/crtat91sam7_rom.S

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \version $Id: $
  34  *
  35  * \author Francesco Sacchi <batt@develer.com>
  36  *
  37  * \brief AT91SAM7S256 CRT, adapted from NUt/OS, see license below.
  38  */
  39
  40 /*
  41  * Copyright (C) 2005-2007 by egnite Software GmbH. All rights reserved.
  42  *
  43  * Redistribution and use in source and binary forms, with or without
  44  * modification, are permitted provided that the following conditions
  45  * are met:
  46  *
  47  * 1. Redistributions of source code must retain the above copyright
  48  *    notice, this list of conditions and the following disclaimer.
  49  * 2. Redistributions in binary form must reproduce the above copyright
  50  *    notice, this list of conditions and the following disclaimer in the
  51  *    documentation and/or other materials provided with the distribution.
  52  * 3. Neither the name of the copyright holders nor the names of
  53  *    contributors may be used to endorse or promote products derived
  54  *    from this software without specific prior written permission.
  55  *
  56  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
  57  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  58  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  59  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
  60  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  61  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  62  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
  63  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  64  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  65  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
  66  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  67  * SUCH DAMAGE.
  68  *
  69  * For additional information see http://www.ethernut.de/
  70  *
  71  */
  72
  73 #include <cpu/detect.h>
  74 #include "cfg/cfg_arch.h"
  75
  76
  77 #if CPU_FREQ != 48023000L
  78         /* Avoid errors on nightly test */
  79         #if !defined(ARCH_NIGHTTEST) || !(ARCH & ARCH_NIGHTTEST)
  80                 #warning Clock registers set for 48.023MHz operation, revise following code if you want a different clock.
  81         #endif
  82 #endif
  83
  84
  85 #if CPU_ARM_SAM7S_LARGE || CPU_ARM_SAM7X
  86         /**
  87         * With a 18.420MHz cristal, master clock is:
  88         * (((18.420 * PLL_MUL_VAL + 1) / PLL_DIV_VAL) / AT91MCK_PRES) = 48.023MHz
  89         */
  90         #define PLL_MUL_VAL  72  /**< Real multiplier value is PLL_MUL_VAL + 1! */
  91         #define PLL_DIV_VAL  14
  92         #define AT91MCK_PRES PMC_PRES_CLK_2
  93
  94         /**
  95         * Register I/O adresses.
  96         * \{
  97         */
  98         #define MC_BASE             0xFFFFFF00
  99         #define MC_FMR_OFF          0x00000060
 100         #define MC_FWS_2R3W         0x00000100
 101
 102         #define AIC_BASE            0xFFFFF000
 103         #define AIC_EOICR_OFF       0x00000130
 104         #define AIC_IDCR_OFF        0x00000124
 105
 106         #define WDT_BASE            0xFFFFFD40
 107         #define WDT_MR_OFF          0x00000004
 108         #define WDT_WDDIS            (1 << 15)
 109
 110         #define PMC_BASE            0xFFFFFC00
 111         #define PMC_PCER_OFF        0x00000010
 112         #define PMC_SR_OFF          0x00000068
 113         #define PMC_MCKR_OFF        0x00000030
 114         #define PMC_MOSCS             (1 << 0)
 115         #define PMC_LOCK              (1 << 2)
 116         #define PMC_MCKRDY            (1 << 3)
 117         #define PMC_CSS_MASK        0x00000003
 118         #define PMC_CSS_PLL_CLK     0x00000003
 119         #define PMC_PRES_MASK       0x0000001C
 120         #define PMC_PRES_CLK_2      0x00000004
 121
 122         #if CPU_ARM_SAM7S_LARGE
 123                 #define PMC_PIO_CLK_EN (1 << 2)
 124         #elif CPU_ARM_SAM7X
 125                 #define PMC_PIO_CLK_EN ((1 << 2) | (1 << 3))
 126         #else
 127                 #error CPU not supported
 128         #endif
 129
 130         #define CKGR_MOR_OFF        0x00000020
 131         #define CKGR_PLLR_OFF       0x0000002C
 132         #define CKGR_MOSCEN           (1 << 0)
 133         #define CKGR_MUL_SHIFT              16
 134         #define CKGR_PLLCOUNT_SHIFT          8
 135
 136         #define RSTC_MR             0xFFFFFD08
 137         #define RSTC_KEY            0xA5000000
 138         #define RSTC_URSTEN           (1 << 0)
 139
 140         #define ARM_MODE_FIQ              0x11
 141         #define ARM_MODE_IRQ              0x12
 142         #define ARM_MODE_SVC              0x13
 143         #define ARM_MODE_ABORT            0x17
 144         #define ARM_MODE_UNDEF            0x1B
 145
 146 #else
 147         #error No register I/O definition for selected ARM CPU
 148 #endif
 149 /*\}*/
 150
 151 /*
 152  * Section 0: Vector table and reset entry.
 153  */
 154         .section .vectors,"ax",%progbits
 155
 156         .global __vectors
 157 __vectors:
 158         ldr     pc, [pc, #24]   /* Reset */
 159         ldr     pc, [pc, #24]   /* Undefined instruction */
 160         ldr     pc, [pc, #24]   /* Software interrupt */
 161         ldr     pc, [pc, #24]   /* Prefetch abort */
 162         ldr     pc, [pc, #24]   /* Data abort */
 163         ldr     pc, [pc, #24]   /* Reserved */
 164
 165         /*
 166          * On IRQ the PC will be loaded from AIC_IVR, which
 167          * provides the address previously set in AIC_SVR.
 168          * The interrupt routine will be called in ARM_MODE_IRQ
 169          * with IRQ disabled and FIQ unchanged.
 170          */
 171         ldr     pc, [pc, #-0xF20]   /* Interrupt request, auto vectoring. */
 172         ldr     pc, [pc, #-0xF20]   /* Fast interrupt request, auto vectoring. */
 173
 174         .word   _init
 175         .word   __undef
 176         .word   __swi
 177         .word   __prefetch_abort
 178         .word   __data_abort
 179
 180         .weak   __undef
 181         .set    __undef, __xcpt_dummy_undef
 182         .weak   __swi
 183         .set    __swi, __xcpt_dummy_swi
 184         .weak   __prefetch_abort
 185         .set    __prefetch_abort, __xcpt_dummy_pref
 186         .weak   __data_abort
 187         .set    __data_abort, __xcpt_dummy_dab
 188
 189 /**        .global __xcpt_dummy*/
 190 __xcpt_dummy_undef:
 191         b       __xcpt_dummy_undef
 192
 193 __xcpt_dummy_swi:
 194         b       __xcpt_dummy_swi
 195
 196 __xcpt_dummy_pref:
 197         b       __xcpt_dummy_pref
 198
 199 __xcpt_dummy_dab:
 200         b       __xcpt_dummy_dab
 201
 202
 203         .ltorg
 204 /*
 205  * Hardware initialization.
 206  */
 207         .section .init, "ax", %progbits
 208         .globl  _init
 209 _init:
 210         /*
 211          * Use 2 cycles for flash access.
 212          */
 213         ldr     r1, =MC_BASE
 214         mov     r0, #MC_FWS_2R3W
 215         str     r0, [r1, #MC_FMR_OFF]
 216
 217         /*
 218          * Disable all interrupts. Useful for debugging w/o target reset.
 219          */
 220         ldr     r1, =AIC_BASE
 221         mvn     r0, #0
 222         str     r0, [r1, #AIC_EOICR_OFF]
 223         str     r0, [r1, #AIC_IDCR_OFF]
 224
 225         /*
 226          * The watchdog is enabled after processor reset. Disable it.
 227          */
 228         ldr     r1, =WDT_BASE
 229         ldr     r0, =WDT_WDDIS
 230         str     r0, [r1, #WDT_MR_OFF]
 231
 232         /*
 233          * Enable the main oscillator. Set startup time of 6 * 8 slow
 234          * clock cycles and wait until oscillator is stabilized.
 235          */
 236         ldr     r1, =PMC_BASE
 237         mov     r0, #(6 << 8)
 238         orr     r0, r0, #CKGR_MOSCEN
 239         str     r0, [r1, #CKGR_MOR_OFF]
 240 wait_moscs:
 241         ldr     r0, [r1, #PMC_SR_OFF]
 242         tst     r0, #PMC_MOSCS
 243         beq     wait_moscs
 244
 245         /*
 246          * Switch to Slow oscillator clock.
 247          */
 248         ldr     r0, [r1, #PMC_MCKR_OFF]
 249         and     r0, r0, #~PMC_CSS_MASK
 250         str     r0, [r1, #PMC_MCKR_OFF]
 251 wait_slowosc:
 252         ldr     r0, [r1, #PMC_SR_OFF]
 253         tst     r0, #PMC_MCKRDY
 254         beq     wait_slowosc
 255
 256         /*
 257          * Switch to prescaler div 1 factor.
 258          */
 259         ldr     r0, [r1, #PMC_MCKR_OFF]
 260         and     r0, r0, #~PMC_PRES_MASK
 261         str     r0, [r1, #PMC_MCKR_OFF]
 262 wait_presc:
 263         ldr     r0, [r1, #PMC_SR_OFF]
 264         tst     r0, #PMC_MCKRDY
 265         beq     wait_presc
 266
 267         /*
 268          * Set PLL:
 269          * PLLfreq = crystal / divider * (multiplier + 1)
 270          * Wait 28 clock cycles until PLL is locked.
 271          */
 272         ldr     r0, =((PLL_MUL_VAL << CKGR_MUL_SHIFT) | (28 << CKGR_PLLCOUNT_SHIFT) | PLL_DIV_VAL)
 273
 274         str     r0, [r1, #CKGR_PLLR_OFF]
 275 wait_lock:
 276         ldr     r0, [r1, #PMC_SR_OFF]
 277         tst     r0, #PMC_LOCK
 278         beq     wait_lock
 279
 280         /*
 281          * Set master clock prescaler.
 282          */
 283         mov     r0, #AT91MCK_PRES
 284         str     r0, [r1, #PMC_MCKR_OFF]
 285 wait_presrdy:
 286         ldr     r0, [r1, #PMC_SR_OFF]
 287         tst     r0, #PMC_MCKRDY
 288         beq     wait_presrdy
 289
 290         /*
 291          * Switch to PLL clock. Trying to set this together with the
 292          * prescaler fails (see datasheets).
 293          */
 294         ldr     r0, [r1, #PMC_MCKR_OFF]
 295         orr     r0, r0, #PMC_CSS_PLL_CLK
 296         str     r0, [r1, #PMC_MCKR_OFF]
 297 wait_pllsel:
 298         ldr     r0, [r1, #PMC_SR_OFF]
 299         tst     r0, #PMC_MCKRDY
 300         beq     wait_pllsel
 301
 302         /*
 303          * Enable external reset key.
 304          */
 305         ldr     r0, =(RSTC_KEY | RSTC_URSTEN)
 306         ldr     r1, =RSTC_MR
 307         str     r0, [r1, #0]
 308
 309         /*
 310          * Set exception stack pointers
 311          */
 312         ldr     r0, =__stack_fiq_end
 313         msr     CPSR_c, #ARM_MODE_FIQ | 0xC0
 314         mov     r13, r0
 315         ldr     r0, =__stack_irq_end
 316         msr     CPSR_c, #ARM_MODE_IRQ | 0xC0
 317         mov     r13, r0
 318         ldr     r0, =__stack_abt_end
 319         msr     CPSR_c, #ARM_MODE_ABORT | 0xC0
 320         mov     r13, r0
 321         ldr     r0, =__stack_und_end
 322         msr     CPSR_c, #ARM_MODE_UNDEF | 0xC0
 323         mov     r13, r0
 324         ldr     r0, =__stack_svc_end
 325         msr     CPSR_c, #ARM_MODE_SVC | 0xC0
 326         mov     r13, r0
 327
 328         /*
 329          * Clear .bss
 330          */
 331         ldr     r1, =__bss_start
 332         ldr     r2, =__bss_end
 333         ldr     r3, =0
 334
 335 _40:
 336         cmp     r1, r2
 337         strne   r3, [r1], #+4
 338         bne     _40
 339
 340         /*
 341          * Relocate .data section (Copy from ROM to RAM).
 342          */
 343         ldr     r1, =__etext
 344         ldr     r2, =__data_start
 345         ldr     r3, =__data_end
 346
 347 _41:
 348         cmp     r2, r3
 349         ldrlo   r0, [r1], #4
 350         strlo   r0, [r2], #4
 351         blo     _41
 352
 353         /*
 354          * Initialize user stack pointer.
 355          */
 356         ldr     r13, =__stack_end
 357
 358
 359         /*
 360          * Enable clock for PIO(s)
 361          */
 362         ldr     r1, =PMC_BASE
 363         mov     r0, #PMC_PIO_CLK_EN
 364         str     r0, [r1, #PMC_PCER_OFF]
 365
 366
 367         /*
 368          * Jump to main
 369          */
 370         ldr     r0, =main
 371         bx      r0
 372
 373 End:
 374         b       End
 375
 376         .ltorg