bertos/cpu/arm/io/lpc23xx.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2010 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  * \author Francesco Sacchi <batt@develer.com>
  34  *
  35  * LPC23xx I/O registers.
  36  */
  37
  38 #ifndef LPC23XX_H
  39 #define LPC23XX_H
  40
  41 #include <cfg/compiler.h>
  42
  43 /* Vectored Interrupt Controller (VIC) */
  44 #define VIC_BASE_ADDR   0xFFFFF000
  45 #define VICIRQStatus   (*(reg32_t *)(VIC_BASE_ADDR + 0x000))
  46 #define VICFIQStatus   (*(reg32_t *)(VIC_BASE_ADDR + 0x004))
  47 #define VICRawIntr     (*(reg32_t *)(VIC_BASE_ADDR + 0x008))
  48 #define VICIntSelect   (*(reg32_t *)(VIC_BASE_ADDR + 0x00C))
  49 #define VICIntEnable   (*(reg32_t *)(VIC_BASE_ADDR + 0x010))
  50 #define VICIntEnClr    (*(reg32_t *)(VIC_BASE_ADDR + 0x014))
  51 #define VICSoftInt     (*(reg32_t *)(VIC_BASE_ADDR + 0x018))
  52 #define VICSoftIntClr  (*(reg32_t *)(VIC_BASE_ADDR + 0x01C))
  53 #define VICProtection  (*(reg32_t *)(VIC_BASE_ADDR + 0x020))
  54 #define VICSWPrioMask  (*(reg32_t *)(VIC_BASE_ADDR + 0x024))
  55
  56 #define VICVectAddr0   (*(reg32_t *)(VIC_BASE_ADDR + 0x100))
  57 #define VICVectAddr1   (*(reg32_t *)(VIC_BASE_ADDR + 0x104))
  58 #define VICVectAddr2   (*(reg32_t *)(VIC_BASE_ADDR + 0x108))
  59 #define VICVectAddr3   (*(reg32_t *)(VIC_BASE_ADDR + 0x10C))
  60 #define VICVectAddr4   (*(reg32_t *)(VIC_BASE_ADDR + 0x110))
  61 #define VICVectAddr5   (*(reg32_t *)(VIC_BASE_ADDR + 0x114))
  62 #define VICVectAddr6   (*(reg32_t *)(VIC_BASE_ADDR + 0x118))
  63 #define VICVectAddr7   (*(reg32_t *)(VIC_BASE_ADDR + 0x11C))
  64 #define VICVectAddr8   (*(reg32_t *)(VIC_BASE_ADDR + 0x120))
  65 #define VICVectAddr9   (*(reg32_t *)(VIC_BASE_ADDR + 0x124))
  66 #define VICVectAddr10  (*(reg32_t *)(VIC_BASE_ADDR + 0x128))
  67 #define VICVectAddr11  (*(reg32_t *)(VIC_BASE_ADDR + 0x12C))
  68 #define VICVectAddr12  (*(reg32_t *)(VIC_BASE_ADDR + 0x130))
  69 #define VICVectAddr13  (*(reg32_t *)(VIC_BASE_ADDR + 0x134))
  70 #define VICVectAddr14  (*(reg32_t *)(VIC_BASE_ADDR + 0x138))
  71 #define VICVectAddr15  (*(reg32_t *)(VIC_BASE_ADDR + 0x13C))
  72 #define VICVectAddr16  (*(reg32_t *)(VIC_BASE_ADDR + 0x140))
  73 #define VICVectAddr17  (*(reg32_t *)(VIC_BASE_ADDR + 0x144))
  74 #define VICVectAddr18  (*(reg32_t *)(VIC_BASE_ADDR + 0x148))
  75 #define VICVectAddr19  (*(reg32_t *)(VIC_BASE_ADDR + 0x14C))
  76 #define VICVectAddr20  (*(reg32_t *)(VIC_BASE_ADDR + 0x150))
  77 #define VICVectAddr21  (*(reg32_t *)(VIC_BASE_ADDR + 0x154))
  78 #define VICVectAddr22  (*(reg32_t *)(VIC_BASE_ADDR + 0x158))
  79 #define VICVectAddr23  (*(reg32_t *)(VIC_BASE_ADDR + 0x15C))
  80 #define VICVectAddr24  (*(reg32_t *)(VIC_BASE_ADDR + 0x160))
  81 #define VICVectAddr25  (*(reg32_t *)(VIC_BASE_ADDR + 0x164))
  82 #define VICVectAddr26  (*(reg32_t *)(VIC_BASE_ADDR + 0x168))
  83 #define VICVectAddr27  (*(reg32_t *)(VIC_BASE_ADDR + 0x16C))
  84 #define VICVectAddr28  (*(reg32_t *)(VIC_BASE_ADDR + 0x170))
  85 #define VICVectAddr29  (*(reg32_t *)(VIC_BASE_ADDR + 0x174))
  86 #define VICVectAddr30  (*(reg32_t *)(VIC_BASE_ADDR + 0x178))
  87 #define VICVectAddr31  (*(reg32_t *)(VIC_BASE_ADDR + 0x17C))
  88
  89 /* The name convention below is from previous LPC2000 family MCUs, in LPC23xx/24xx,
  90 these registers are known as "VICVectPriority(x)". */
  91 #define VICVectCntl0   (*(reg32_t *)(VIC_BASE_ADDR + 0x200))
  92 #define VICVectCntl1   (*(reg32_t *)(VIC_BASE_ADDR + 0x204))
  93 #define VICVectCntl2   (*(reg32_t *)(VIC_BASE_ADDR + 0x208))
  94 #define VICVectCntl3   (*(reg32_t *)(VIC_BASE_ADDR + 0x20C))
  95 #define VICVectCntl4   (*(reg32_t *)(VIC_BASE_ADDR + 0x210))
  96 #define VICVectCntl5   (*(reg32_t *)(VIC_BASE_ADDR + 0x214))
  97 #define VICVectCntl6   (*(reg32_t *)(VIC_BASE_ADDR + 0x218))
  98 #define VICVectCntl7   (*(reg32_t *)(VIC_BASE_ADDR + 0x21C))
  99 #define VICVectCntl8   (*(reg32_t *)(VIC_BASE_ADDR + 0x220))
 100 #define VICVectCntl9   (*(reg32_t *)(VIC_BASE_ADDR + 0x224))
 101 #define VICVectCntl10  (*(reg32_t *)(VIC_BASE_ADDR + 0x228))
 102 #define VICVectCntl11  (*(reg32_t *)(VIC_BASE_ADDR + 0x22C))
 103 #define VICVectCntl12  (*(reg32_t *)(VIC_BASE_ADDR + 0x230))
 104 #define VICVectCntl13  (*(reg32_t *)(VIC_BASE_ADDR + 0x234))
 105 #define VICVectCntl14  (*(reg32_t *)(VIC_BASE_ADDR + 0x238))
 106 #define VICVectCntl15  (*(reg32_t *)(VIC_BASE_ADDR + 0x23C))
 107 #define VICVectCntl16  (*(reg32_t *)(VIC_BASE_ADDR + 0x240))
 108 #define VICVectCntl17  (*(reg32_t *)(VIC_BASE_ADDR + 0x244))
 109 #define VICVectCntl18  (*(reg32_t *)(VIC_BASE_ADDR + 0x248))
 110 #define VICVectCntl19  (*(reg32_t *)(VIC_BASE_ADDR + 0x24C))
 111 #define VICVectCntl20  (*(reg32_t *)(VIC_BASE_ADDR + 0x250))
 112 #define VICVectCntl21  (*(reg32_t *)(VIC_BASE_ADDR + 0x254))
 113 #define VICVectCntl22  (*(reg32_t *)(VIC_BASE_ADDR + 0x258))
 114 #define VICVectCntl23  (*(reg32_t *)(VIC_BASE_ADDR + 0x25C))
 115 #define VICVectCntl24  (*(reg32_t *)(VIC_BASE_ADDR + 0x260))
 116 #define VICVectCntl25  (*(reg32_t *)(VIC_BASE_ADDR + 0x264))
 117 #define VICVectCntl26  (*(reg32_t *)(VIC_BASE_ADDR + 0x268))
 118 #define VICVectCntl27  (*(reg32_t *)(VIC_BASE_ADDR + 0x26C))
 119 #define VICVectCntl28  (*(reg32_t *)(VIC_BASE_ADDR + 0x270))
 120 #define VICVectCntl29  (*(reg32_t *)(VIC_BASE_ADDR + 0x274))
 121 #define VICVectCntl30  (*(reg32_t *)(VIC_BASE_ADDR + 0x278))
 122 #define VICVectCntl31  (*(reg32_t *)(VIC_BASE_ADDR + 0x27C))
 123
 124 #define VICVectAddr    (*(reg32_t *)(VIC_BASE_ADDR + 0xF00))
 125
 126
 127 /* Pin Connect Block */
 128 #define PINSEL_BASE_ADDR        0xE002C000
 129 #define PINSEL0        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x00))
 130 #define PINSEL1        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x04))
 131 #define PINSEL2        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x08))
 132 #define PINSEL3        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x0C))
 133 #define PINSEL4        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x10))
 134 #define PINSEL5        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x14))
 135 #define PINSEL6        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x18))
 136 #define PINSEL7        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x1C))
 137 #define PINSEL8        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x20))
 138 #define PINSEL9        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x24))
 139 #define PINSEL10       (*(reg32_t *)(PINSEL_BASE_ADDR + 0x28))
 140
 141 #define PINMODE0        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x40))
 142 #define PINMODE1        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x44))
 143 #define PINMODE2        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x48))
 144 #define PINMODE3        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x4C))
 145 #define PINMODE4        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x50))
 146 #define PINMODE5        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x54))
 147 #define PINMODE6        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x58))
 148 #define PINMODE7        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x5C))
 149 #define PINMODE8        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x60))
 150 #define PINMODE9        (*(reg32_t *)(PINSEL_BASE_ADDR + 0x64))
 151
 152 /* General Purpose Input/Output (GPIO) */
 153 #define GPIO_BASE_ADDR          0xE0028000
 154 #define IOPIN0         (*(reg32_t *)(GPIO_BASE_ADDR + 0x00))
 155 #define IOSET0         (*(reg32_t *)(GPIO_BASE_ADDR + 0x04))
 156 #define IODIR0         (*(reg32_t *)(GPIO_BASE_ADDR + 0x08))
 157 #define IOCLR0         (*(reg32_t *)(GPIO_BASE_ADDR + 0x0C))
 158 #define IOPIN1         (*(reg32_t *)(GPIO_BASE_ADDR + 0x10))
 159 #define IOSET1         (*(reg32_t *)(GPIO_BASE_ADDR + 0x14))
 160 #define IODIR1         (*(reg32_t *)(GPIO_BASE_ADDR + 0x18))
 161 #define IOCLR1         (*(reg32_t *)(GPIO_BASE_ADDR + 0x1C))
 162
 163 /* GPIO Interrupt Registers */
 164 #define IO0_INT_EN_R    (*(reg32_t *)(GPIO_BASE_ADDR + 0x90))
 165 #define IO0_INT_EN_F    (*(reg32_t *)(GPIO_BASE_ADDR + 0x94))
 166 #define IO0_INT_STAT_R  (*(reg32_t *)(GPIO_BASE_ADDR + 0x84))
 167 #define IO0_INT_STAT_F  (*(reg32_t *)(GPIO_BASE_ADDR + 0x88))
 168 #define IO0_INT_CLR     (*(reg32_t *)(GPIO_BASE_ADDR + 0x8C))
 169
 170 #define IO2_INT_EN_R    (*(reg32_t *)(GPIO_BASE_ADDR + 0xB0))
 171 #define IO2_INT_EN_F    (*(reg32_t *)(GPIO_BASE_ADDR + 0xB4))
 172 #define IO2_INT_STAT_R  (*(reg32_t *)(GPIO_BASE_ADDR + 0xA4))
 173 #define IO2_INT_STAT_F  (*(reg32_t *)(GPIO_BASE_ADDR + 0xA8))
 174 #define IO2_INT_CLR     (*(reg32_t *)(GPIO_BASE_ADDR + 0xAC))
 175
 176 #define IO_INT_STAT     (*(reg32_t *)(GPIO_BASE_ADDR + 0x80))
 177
 178 #define PARTCFG_BASE_ADDR               0x3FFF8000
 179 #define PARTCFG        (*(reg32_t *)(PARTCFG_BASE_ADDR + 0x00))
 180
 181 /* Fast I/O setup */
 182 #define FIO_BASE_ADDR           0x3FFFC000
 183 #define FIO0DIR        (*(reg32_t *)(FIO_BASE_ADDR + 0x00))
 184 #define FIO0MASK       (*(reg32_t *)(FIO_BASE_ADDR + 0x10))
 185 #define FIO0PIN        (*(reg32_t *)(FIO_BASE_ADDR + 0x14))
 186 #define FIO0SET        (*(reg32_t *)(FIO_BASE_ADDR + 0x18))
 187 #define FIO0CLR        (*(reg32_t *)(FIO_BASE_ADDR + 0x1C))
 188
 189 #define FIO1DIR        (*(reg32_t *)(FIO_BASE_ADDR + 0x20))
 190 #define FIO1MASK       (*(reg32_t *)(FIO_BASE_ADDR + 0x30))
 191 #define FIO1PIN        (*(reg32_t *)(FIO_BASE_ADDR + 0x34))
 192 #define FIO1SET        (*(reg32_t *)(FIO_BASE_ADDR + 0x38))
 193 #define FIO1CLR        (*(reg32_t *)(FIO_BASE_ADDR + 0x3C))
 194
 195 #define FIO2DIR        (*(reg32_t *)(FIO_BASE_ADDR + 0x40))
 196 #define FIO2MASK       (*(reg32_t *)(FIO_BASE_ADDR + 0x50))
 197 #define FIO2PIN        (*(reg32_t *)(FIO_BASE_ADDR + 0x54))
 198 #define FIO2SET        (*(reg32_t *)(FIO_BASE_ADDR + 0x58))
 199 #define FIO2CLR        (*(reg32_t *)(FIO_BASE_ADDR + 0x5C))
 200
 201 #define FIO3DIR        (*(reg32_t *)(FIO_BASE_ADDR + 0x60))
 202 #define FIO3MASK       (*(reg32_t *)(FIO_BASE_ADDR + 0x70))
 203 #define FIO3PIN        (*(reg32_t *)(FIO_BASE_ADDR + 0x74))
 204 #define FIO3SET        (*(reg32_t *)(FIO_BASE_ADDR + 0x78))
 205 #define FIO3CLR        (*(reg32_t *)(FIO_BASE_ADDR + 0x7C))
 206
 207 #define FIO4DIR        (*(reg32_t *)(FIO_BASE_ADDR + 0x80))
 208 #define FIO4MASK       (*(reg32_t *)(FIO_BASE_ADDR + 0x90))
 209 #define FIO4PIN        (*(reg32_t *)(FIO_BASE_ADDR + 0x94))
 210 #define FIO4SET        (*(reg32_t *)(FIO_BASE_ADDR + 0x98))
 211 #define FIO4CLR        (*(reg32_t *)(FIO_BASE_ADDR + 0x9C))
 212
 213 /* FIOs can be accessed through WORD, HALF-WORD or BYTE. */
 214 #define FIO0DIR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x00))
 215 #define FIO1DIR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x20))
 216 #define FIO2DIR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x40))
 217 #define FIO3DIR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x60))
 218 #define FIO4DIR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x80))
 219
 220 #define FIO0DIR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x01))
 221 #define FIO1DIR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x21))
 222 #define FIO2DIR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x41))
 223 #define FIO3DIR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x61))
 224 #define FIO4DIR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x81))
 225
 226 #define FIO0DIR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x02))
 227 #define FIO1DIR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x22))
 228 #define FIO2DIR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x42))
 229 #define FIO3DIR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x62))
 230 #define FIO4DIR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x82))
 231
 232 #define FIO0DIR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x03))
 233 #define FIO1DIR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x23))
 234 #define FIO2DIR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x43))
 235 #define FIO3DIR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x63))
 236 #define FIO4DIR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x83))
 237
 238 #define FIO0DIRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x00))
 239 #define FIO1DIRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x20))
 240 #define FIO2DIRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x40))
 241 #define FIO3DIRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x60))
 242 #define FIO4DIRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x80))
 243
 244 #define FIO0DIRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x02))
 245 #define FIO1DIRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x22))
 246 #define FIO2DIRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x42))
 247 #define FIO3DIRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x62))
 248 #define FIO4DIRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x82))
 249
 250 #define FIO0MASK0      (*(reg8_t *)(FIO_BASE_ADDR + 0x10))
 251 #define FIO1MASK0      (*(reg8_t *)(FIO_BASE_ADDR + 0x30))
 252 #define FIO2MASK0      (*(reg8_t *)(FIO_BASE_ADDR + 0x50))
 253 #define FIO3MASK0      (*(reg8_t *)(FIO_BASE_ADDR + 0x70))
 254 #define FIO4MASK0      (*(reg8_t *)(FIO_BASE_ADDR + 0x90))
 255
 256 #define FIO0MASK1      (*(reg8_t *)(FIO_BASE_ADDR + 0x11))
 257 #define FIO1MASK1      (*(reg8_t *)(FIO_BASE_ADDR + 0x21))
 258 #define FIO2MASK1      (*(reg8_t *)(FIO_BASE_ADDR + 0x51))
 259 #define FIO3MASK1      (*(reg8_t *)(FIO_BASE_ADDR + 0x71))
 260 #define FIO4MASK1      (*(reg8_t *)(FIO_BASE_ADDR + 0x91))
 261
 262 #define FIO0MASK2      (*(reg8_t *)(FIO_BASE_ADDR + 0x12))
 263 #define FIO1MASK2      (*(reg8_t *)(FIO_BASE_ADDR + 0x32))
 264 #define FIO2MASK2      (*(reg8_t *)(FIO_BASE_ADDR + 0x52))
 265 #define FIO3MASK2      (*(reg8_t *)(FIO_BASE_ADDR + 0x72))
 266 #define FIO4MASK2      (*(reg8_t *)(FIO_BASE_ADDR + 0x92))
 267
 268 #define FIO0MASK3      (*(reg8_t *)(FIO_BASE_ADDR + 0x13))
 269 #define FIO1MASK3      (*(reg8_t *)(FIO_BASE_ADDR + 0x33))
 270 #define FIO2MASK3      (*(reg8_t *)(FIO_BASE_ADDR + 0x53))
 271 #define FIO3MASK3      (*(reg8_t *)(FIO_BASE_ADDR + 0x73))
 272 #define FIO4MASK3      (*(reg8_t *)(FIO_BASE_ADDR + 0x93))
 273
 274 #define FIO0MASKL      (*(reg16_t *)(FIO_BASE_ADDR + 0x10))
 275 #define FIO1MASKL      (*(reg16_t *)(FIO_BASE_ADDR + 0x30))
 276 #define FIO2MASKL      (*(reg16_t *)(FIO_BASE_ADDR + 0x50))
 277 #define FIO3MASKL      (*(reg16_t *)(FIO_BASE_ADDR + 0x70))
 278 #define FIO4MASKL      (*(reg16_t *)(FIO_BASE_ADDR + 0x90))
 279
 280 #define FIO0MASKU      (*(reg16_t *)(FIO_BASE_ADDR + 0x12))
 281 #define FIO1MASKU      (*(reg16_t *)(FIO_BASE_ADDR + 0x32))
 282 #define FIO2MASKU      (*(reg16_t *)(FIO_BASE_ADDR + 0x52))
 283 #define FIO3MASKU      (*(reg16_t *)(FIO_BASE_ADDR + 0x72))
 284 #define FIO4MASKU      (*(reg16_t *)(FIO_BASE_ADDR + 0x92))
 285
 286 #define FIO0PIN0       (*(reg8_t *)(FIO_BASE_ADDR + 0x14))
 287 #define FIO1PIN0       (*(reg8_t *)(FIO_BASE_ADDR + 0x34))
 288 #define FIO2PIN0       (*(reg8_t *)(FIO_BASE_ADDR + 0x54))
 289 #define FIO3PIN0       (*(reg8_t *)(FIO_BASE_ADDR + 0x74))
 290 #define FIO4PIN0       (*(reg8_t *)(FIO_BASE_ADDR + 0x94))
 291
 292 #define FIO0PIN1       (*(reg8_t *)(FIO_BASE_ADDR + 0x15))
 293 #define FIO1PIN1       (*(reg8_t *)(FIO_BASE_ADDR + 0x25))
 294 #define FIO2PIN1       (*(reg8_t *)(FIO_BASE_ADDR + 0x55))
 295 #define FIO3PIN1       (*(reg8_t *)(FIO_BASE_ADDR + 0x75))
 296 #define FIO4PIN1       (*(reg8_t *)(FIO_BASE_ADDR + 0x95))
 297
 298 #define FIO0PIN2       (*(reg8_t *)(FIO_BASE_ADDR + 0x16))
 299 #define FIO1PIN2       (*(reg8_t *)(FIO_BASE_ADDR + 0x36))
 300 #define FIO2PIN2       (*(reg8_t *)(FIO_BASE_ADDR + 0x56))
 301 #define FIO3PIN2       (*(reg8_t *)(FIO_BASE_ADDR + 0x76))
 302 #define FIO4PIN2       (*(reg8_t *)(FIO_BASE_ADDR + 0x96))
 303
 304 #define FIO0PIN3       (*(reg8_t *)(FIO_BASE_ADDR + 0x17))
 305 #define FIO1PIN3       (*(reg8_t *)(FIO_BASE_ADDR + 0x37))
 306 #define FIO2PIN3       (*(reg8_t *)(FIO_BASE_ADDR + 0x57))
 307 #define FIO3PIN3       (*(reg8_t *)(FIO_BASE_ADDR + 0x77))
 308 #define FIO4PIN3       (*(reg8_t *)(FIO_BASE_ADDR + 0x97))
 309
 310 #define FIO0PINL       (*(reg16_t *)(FIO_BASE_ADDR + 0x14))
 311 #define FIO1PINL       (*(reg16_t *)(FIO_BASE_ADDR + 0x34))
 312 #define FIO2PINL       (*(reg16_t *)(FIO_BASE_ADDR + 0x54))
 313 #define FIO3PINL       (*(reg16_t *)(FIO_BASE_ADDR + 0x74))
 314 #define FIO4PINL       (*(reg16_t *)(FIO_BASE_ADDR + 0x94))
 315
 316 #define FIO0PINU       (*(reg16_t *)(FIO_BASE_ADDR + 0x16))
 317 #define FIO1PINU       (*(reg16_t *)(FIO_BASE_ADDR + 0x36))
 318 #define FIO2PINU       (*(reg16_t *)(FIO_BASE_ADDR + 0x56))
 319 #define FIO3PINU       (*(reg16_t *)(FIO_BASE_ADDR + 0x76))
 320 #define FIO4PINU       (*(reg16_t *)(FIO_BASE_ADDR + 0x96))
 321
 322 #define FIO0SET0       (*(reg8_t *)(FIO_BASE_ADDR + 0x18))
 323 #define FIO1SET0       (*(reg8_t *)(FIO_BASE_ADDR + 0x38))
 324 #define FIO2SET0       (*(reg8_t *)(FIO_BASE_ADDR + 0x58))
 325 #define FIO3SET0       (*(reg8_t *)(FIO_BASE_ADDR + 0x78))
 326 #define FIO4SET0       (*(reg8_t *)(FIO_BASE_ADDR + 0x98))
 327
 328 #define FIO0SET1       (*(reg8_t *)(FIO_BASE_ADDR + 0x19))
 329 #define FIO1SET1       (*(reg8_t *)(FIO_BASE_ADDR + 0x29))
 330 #define FIO2SET1       (*(reg8_t *)(FIO_BASE_ADDR + 0x59))
 331 #define FIO3SET1       (*(reg8_t *)(FIO_BASE_ADDR + 0x79))
 332 #define FIO4SET1       (*(reg8_t *)(FIO_BASE_ADDR + 0x99))
 333
 334 #define FIO0SET2       (*(reg8_t *)(FIO_BASE_ADDR + 0x1A))
 335 #define FIO1SET2       (*(reg8_t *)(FIO_BASE_ADDR + 0x3A))
 336 #define FIO2SET2       (*(reg8_t *)(FIO_BASE_ADDR + 0x5A))
 337 #define FIO3SET2       (*(reg8_t *)(FIO_BASE_ADDR + 0x7A))
 338 #define FIO4SET2       (*(reg8_t *)(FIO_BASE_ADDR + 0x9A))
 339
 340 #define FIO0SET3       (*(reg8_t *)(FIO_BASE_ADDR + 0x1B))
 341 #define FIO1SET3       (*(reg8_t *)(FIO_BASE_ADDR + 0x3B))
 342 #define FIO2SET3       (*(reg8_t *)(FIO_BASE_ADDR + 0x5B))
 343 #define FIO3SET3       (*(reg8_t *)(FIO_BASE_ADDR + 0x7B))
 344 #define FIO4SET3       (*(reg8_t *)(FIO_BASE_ADDR + 0x9B))
 345
 346 #define FIO0SETL       (*(reg16_t *)(FIO_BASE_ADDR + 0x18))
 347 #define FIO1SETL       (*(reg16_t *)(FIO_BASE_ADDR + 0x38))
 348 #define FIO2SETL       (*(reg16_t *)(FIO_BASE_ADDR + 0x58))
 349 #define FIO3SETL       (*(reg16_t *)(FIO_BASE_ADDR + 0x78))
 350 #define FIO4SETL       (*(reg16_t *)(FIO_BASE_ADDR + 0x98))
 351
 352 #define FIO0SETU       (*(reg16_t *)(FIO_BASE_ADDR + 0x1A))
 353 #define FIO1SETU       (*(reg16_t *)(FIO_BASE_ADDR + 0x3A))
 354 #define FIO2SETU       (*(reg16_t *)(FIO_BASE_ADDR + 0x5A))
 355 #define FIO3SETU       (*(reg16_t *)(FIO_BASE_ADDR + 0x7A))
 356 #define FIO4SETU       (*(reg16_t *)(FIO_BASE_ADDR + 0x9A))
 357
 358 #define FIO0CLR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x1C))
 359 #define FIO1CLR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x3C))
 360 #define FIO2CLR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x5C))
 361 #define FIO3CLR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x7C))
 362 #define FIO4CLR0       (*(reg8_t *)(FIO_BASE_ADDR + 0x9C))
 363
 364 #define FIO0CLR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x1D))
 365 #define FIO1CLR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x2D))
 366 #define FIO2CLR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x5D))
 367 #define FIO3CLR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x7D))
 368 #define FIO4CLR1       (*(reg8_t *)(FIO_BASE_ADDR + 0x9D))
 369
 370 #define FIO0CLR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x1E))
 371 #define FIO1CLR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x3E))
 372 #define FIO2CLR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x5E))
 373 #define FIO3CLR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x7E))
 374 #define FIO4CLR2       (*(reg8_t *)(FIO_BASE_ADDR + 0x9E))
 375
 376 #define FIO0CLR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x1F))
 377 #define FIO1CLR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x3F))
 378 #define FIO2CLR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x5F))
 379 #define FIO3CLR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x7F))
 380 #define FIO4CLR3       (*(reg8_t *)(FIO_BASE_ADDR + 0x9F))
 381
 382 #define FIO0CLRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x1C))
 383 #define FIO1CLRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x3C))
 384 #define FIO2CLRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x5C))
 385 #define FIO3CLRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x7C))
 386 #define FIO4CLRL       (*(reg16_t *)(FIO_BASE_ADDR + 0x9C))
 387
 388 #define FIO0CLRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x1E))
 389 #define FIO1CLRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x3E))
 390 #define FIO2CLRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x5E))
 391 #define FIO3CLRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x7E))
 392 #define FIO4CLRU       (*(reg16_t *)(FIO_BASE_ADDR + 0x9E))
 393
 394
 395 /* System Control Block(SCB) modules include Memory Accelerator Module,
 396 Phase Locked Loop, VPB divider, Power Control, External Interrupt,
 397 Reset, and Code Security/Debugging */
 398 #define SCB_BASE_ADDR   0xE01FC000
 399
 400 /* Memory Accelerator Module (MAM) */
 401 #define MAMCR          (*(reg32_t *)(SCB_BASE_ADDR + 0x000))
 402 #define MAMTIM         (*(reg32_t *)(SCB_BASE_ADDR + 0x004))
 403 #define MEMMAP         (*(reg32_t *)(SCB_BASE_ADDR + 0x040))
 404
 405 /* Phase Locked Loop (PLL) */
 406 #define PLLCON         (*(reg32_t *)(SCB_BASE_ADDR + 0x080))
 407 #define PLLCFG         (*(reg32_t *)(SCB_BASE_ADDR + 0x084))
 408 #define PLLSTAT        (*(reg32_t *)(SCB_BASE_ADDR + 0x088))
 409 #define PLLFEED        (*(reg32_t *)(SCB_BASE_ADDR + 0x08C))
 410
 411 /* Power Control */
 412 #define PCON           (*(reg32_t *)(SCB_BASE_ADDR + 0x0C0))
 413 #define PCONP          (*(reg32_t *)(SCB_BASE_ADDR + 0x0C4))
 414
 415 /* Clock Divider */
 416 // #define APBDIV         (*(reg32_t *)(SCB_BASE_ADDR + 0x100))
 417 #define CCLKCFG        (*(reg32_t *)(SCB_BASE_ADDR + 0x104))
 418 #define USBCLKCFG      (*(reg32_t *)(SCB_BASE_ADDR + 0x108))
 419 #define CLKSRCSEL      (*(reg32_t *)(SCB_BASE_ADDR + 0x10C))
 420 #define PCLKSEL0       (*(reg32_t *)(SCB_BASE_ADDR + 0x1A8))
 421 #define PCLKSEL1       (*(reg32_t *)(SCB_BASE_ADDR + 0x1AC))
 422
 423 /* External Interrupts */
 424 #define EXTINT         (*(reg32_t *)(SCB_BASE_ADDR + 0x140))
 425 #define INTWAKE        (*(reg32_t *)(SCB_BASE_ADDR + 0x144))
 426 #define EXTMODE        (*(reg32_t *)(SCB_BASE_ADDR + 0x148))
 427 #define EXTPOLAR       (*(reg32_t *)(SCB_BASE_ADDR + 0x14C))
 428
 429 /* Reset, reset source identification */
 430 #define RSIR           (*(reg32_t *)(SCB_BASE_ADDR + 0x180))
 431
 432 /* RSID, code security protection */
 433 #define CSPR           (*(reg32_t *)(SCB_BASE_ADDR + 0x184))
 434
 435 /* AHB configuration */
 436 #define AHBCFG1        (*(reg32_t *)(SCB_BASE_ADDR + 0x188))
 437 #define AHBCFG2        (*(reg32_t *)(SCB_BASE_ADDR + 0x18C))
 438
 439 /* System Controls and Status */
 440 #define SCS            (*(reg32_t *)(SCB_BASE_ADDR + 0x1A0))
 441
 442 /* MPMC(EMC) registers, note: all the external memory controller(EMC) registers
 443 are for LPC24xx only. */
 444 #define STATIC_MEM0_BASE                0x80000000
 445 #define STATIC_MEM1_BASE                0x81000000
 446 #define STATIC_MEM2_BASE                0x82000000
 447 #define STATIC_MEM3_BASE                0x83000000
 448
 449 #define DYNAMIC_MEM0_BASE               0xA0000000
 450 #define DYNAMIC_MEM1_BASE               0xB0000000
 451 #define DYNAMIC_MEM2_BASE               0xC0000000
 452 #define DYNAMIC_MEM3_BASE               0xD0000000
 453
 454 /* External Memory Controller (EMC) */
 455 #define EMC_BASE_ADDR           0xFFE08000
 456 #define EMC_CTRL       (*(reg32_t *)(EMC_BASE_ADDR + 0x000))
 457 #define EMC_STAT       (*(reg32_t *)(EMC_BASE_ADDR + 0x004))
 458 #define EMC_CONFIG     (*(reg32_t *)(EMC_BASE_ADDR + 0x008))
 459
 460 /* Dynamic RAM access registers */
 461 #define EMC_DYN_CTRL     (*(reg32_t *)(EMC_BASE_ADDR + 0x020))
 462 #define EMC_DYN_RFSH     (*(reg32_t *)(EMC_BASE_ADDR + 0x024))
 463 #define EMC_DYN_RD_CFG   (*(reg32_t *)(EMC_BASE_ADDR + 0x028))
 464 #define EMC_DYN_RP       (*(reg32_t *)(EMC_BASE_ADDR + 0x030))
 465 #define EMC_DYN_RAS      (*(reg32_t *)(EMC_BASE_ADDR + 0x034))
 466 #define EMC_DYN_SREX     (*(reg32_t *)(EMC_BASE_ADDR + 0x038))
 467 #define EMC_DYN_APR      (*(reg32_t *)(EMC_BASE_ADDR + 0x03C))
 468 #define EMC_DYN_DAL      (*(reg32_t *)(EMC_BASE_ADDR + 0x040))
 469 #define EMC_DYN_WR       (*(reg32_t *)(EMC_BASE_ADDR + 0x044))
 470 #define EMC_DYN_RC       (*(reg32_t *)(EMC_BASE_ADDR + 0x048))
 471 #define EMC_DYN_RFC      (*(reg32_t *)(EMC_BASE_ADDR + 0x04C))
 472 #define EMC_DYN_XSR      (*(reg32_t *)(EMC_BASE_ADDR + 0x050))
 473 #define EMC_DYN_RRD      (*(reg32_t *)(EMC_BASE_ADDR + 0x054))
 474 #define EMC_DYN_MRD      (*(reg32_t *)(EMC_BASE_ADDR + 0x058))
 475
 476 #define EMC_DYN_CFG0     (*(reg32_t *)(EMC_BASE_ADDR + 0x100))
 477 #define EMC_DYN_RASCAS0  (*(reg32_t *)(EMC_BASE_ADDR + 0x104))
 478 #define EMC_DYN_CFG1     (*(reg32_t *)(EMC_BASE_ADDR + 0x140))
 479 #define EMC_DYN_RASCAS1  (*(reg32_t *)(EMC_BASE_ADDR + 0x144))
 480 #define EMC_DYN_CFG2     (*(reg32_t *)(EMC_BASE_ADDR + 0x160))
 481 #define EMC_DYN_RASCAS2  (*(reg32_t *)(EMC_BASE_ADDR + 0x164))
 482 #define EMC_DYN_CFG3     (*(reg32_t *)(EMC_BASE_ADDR + 0x180))
 483 #define EMC_DYN_RASCAS3  (*(reg32_t *)(EMC_BASE_ADDR + 0x184))
 484
 485 /* static RAM access registers */
 486 #define EMC_STA_CFG0      (*(reg32_t *)(EMC_BASE_ADDR + 0x200))
 487 #define EMC_STA_WAITWEN0  (*(reg32_t *)(EMC_BASE_ADDR + 0x204))
 488 #define EMC_STA_WAITOEN0  (*(reg32_t *)(EMC_BASE_ADDR + 0x208))
 489 #define EMC_STA_WAITRD0   (*(reg32_t *)(EMC_BASE_ADDR + 0x20C))
 490 #define EMC_STA_WAITPAGE0 (*(reg32_t *)(EMC_BASE_ADDR + 0x210))
 491 #define EMC_STA_WAITWR0   (*(reg32_t *)(EMC_BASE_ADDR + 0x214))
 492 #define EMC_STA_WAITTURN0 (*(reg32_t *)(EMC_BASE_ADDR + 0x218))
 493
 494 #define EMC_STA_CFG1      (*(reg32_t *)(EMC_BASE_ADDR + 0x220))
 495 #define EMC_STA_WAITWEN1  (*(reg32_t *)(EMC_BASE_ADDR + 0x224))
 496 #define EMC_STA_WAITOEN1  (*(reg32_t *)(EMC_BASE_ADDR + 0x228))
 497 #define EMC_STA_WAITRD1   (*(reg32_t *)(EMC_BASE_ADDR + 0x22C))
 498 #define EMC_STA_WAITPAGE1 (*(reg32_t *)(EMC_BASE_ADDR + 0x230))
 499 #define EMC_STA_WAITWR1   (*(reg32_t *)(EMC_BASE_ADDR + 0x234))
 500 #define EMC_STA_WAITTURN1 (*(reg32_t *)(EMC_BASE_ADDR + 0x238))
 501
 502 #define EMC_STA_CFG2      (*(reg32_t *)(EMC_BASE_ADDR + 0x240))
 503 #define EMC_STA_WAITWEN2  (*(reg32_t *)(EMC_BASE_ADDR + 0x244))
 504 #define EMC_STA_WAITOEN2  (*(reg32_t *)(EMC_BASE_ADDR + 0x248))
 505 #define EMC_STA_WAITRD2   (*(reg32_t *)(EMC_BASE_ADDR + 0x24C))
 506 #define EMC_STA_WAITPAGE2 (*(reg32_t *)(EMC_BASE_ADDR + 0x250))
 507 #define EMC_STA_WAITWR2   (*(reg32_t *)(EMC_BASE_ADDR + 0x254))
 508 #define EMC_STA_WAITTURN2 (*(reg32_t *)(EMC_BASE_ADDR + 0x258))
 509
 510 #define EMC_STA_CFG3      (*(reg32_t *)(EMC_BASE_ADDR + 0x260))
 511 #define EMC_STA_WAITWEN3  (*(reg32_t *)(EMC_BASE_ADDR + 0x264))
 512 #define EMC_STA_WAITOEN3  (*(reg32_t *)(EMC_BASE_ADDR + 0x268))
 513 #define EMC_STA_WAITRD3   (*(reg32_t *)(EMC_BASE_ADDR + 0x26C))
 514 #define EMC_STA_WAITPAGE3 (*(reg32_t *)(EMC_BASE_ADDR + 0x270))
 515 #define EMC_STA_WAITWR3   (*(reg32_t *)(EMC_BASE_ADDR + 0x274))
 516 #define EMC_STA_WAITTURN3 (*(reg32_t *)(EMC_BASE_ADDR + 0x278))
 517
 518 #define EMC_STA_EXT_WAIT  (*(reg32_t *)(EMC_BASE_ADDR + 0x880))
 519
 520
 521 /* Timer 0 */
 522 #define TMR0_BASE_ADDR          0xE0004000
 523 #define T0IR           (*(reg32_t *)(TMR0_BASE_ADDR + 0x00))
 524 #define T0TCR          (*(reg32_t *)(TMR0_BASE_ADDR + 0x04))
 525 #define T0TC           (*(reg32_t *)(TMR0_BASE_ADDR + 0x08))
 526 #define T0PR           (*(reg32_t *)(TMR0_BASE_ADDR + 0x0C))
 527 #define T0PC           (*(reg32_t *)(TMR0_BASE_ADDR + 0x10))
 528 #define T0MCR          (*(reg32_t *)(TMR0_BASE_ADDR + 0x14))
 529 #define T0MR0          (*(reg32_t *)(TMR0_BASE_ADDR + 0x18))
 530 #define T0MR1          (*(reg32_t *)(TMR0_BASE_ADDR + 0x1C))
 531 #define T0MR2          (*(reg32_t *)(TMR0_BASE_ADDR + 0x20))
 532 #define T0MR3          (*(reg32_t *)(TMR0_BASE_ADDR + 0x24))
 533 #define T0CCR          (*(reg32_t *)(TMR0_BASE_ADDR + 0x28))
 534 #define T0CR0          (*(reg32_t *)(TMR0_BASE_ADDR + 0x2C))
 535 #define T0CR1          (*(reg32_t *)(TMR0_BASE_ADDR + 0x30))
 536 #define T0CR2          (*(reg32_t *)(TMR0_BASE_ADDR + 0x34))
 537 #define T0CR3          (*(reg32_t *)(TMR0_BASE_ADDR + 0x38))
 538 #define T0EMR          (*(reg32_t *)(TMR0_BASE_ADDR + 0x3C))
 539 #define T0CTCR         (*(reg32_t *)(TMR0_BASE_ADDR + 0x70))
 540
 541 /* Timer 1 */
 542 #define TMR1_BASE_ADDR          0xE0008000
 543 #define T1IR           (*(reg32_t *)(TMR1_BASE_ADDR + 0x00))
 544 #define T1TCR          (*(reg32_t *)(TMR1_BASE_ADDR + 0x04))
 545 #define T1TC           (*(reg32_t *)(TMR1_BASE_ADDR + 0x08))
 546 #define T1PR           (*(reg32_t *)(TMR1_BASE_ADDR + 0x0C))
 547 #define T1PC           (*(reg32_t *)(TMR1_BASE_ADDR + 0x10))
 548 #define T1MCR          (*(reg32_t *)(TMR1_BASE_ADDR + 0x14))
 549 #define T1MR0          (*(reg32_t *)(TMR1_BASE_ADDR + 0x18))
 550 #define T1MR1          (*(reg32_t *)(TMR1_BASE_ADDR + 0x1C))
 551 #define T1MR2          (*(reg32_t *)(TMR1_BASE_ADDR + 0x20))
 552 #define T1MR3          (*(reg32_t *)(TMR1_BASE_ADDR + 0x24))
 553 #define T1CCR          (*(reg32_t *)(TMR1_BASE_ADDR + 0x28))
 554 #define T1CR0          (*(reg32_t *)(TMR1_BASE_ADDR + 0x2C))
 555 #define T1CR1          (*(reg32_t *)(TMR1_BASE_ADDR + 0x30))
 556 #define T1CR2          (*(reg32_t *)(TMR1_BASE_ADDR + 0x34))
 557 #define T1CR3          (*(reg32_t *)(TMR1_BASE_ADDR + 0x38))
 558 #define T1EMR          (*(reg32_t *)(TMR1_BASE_ADDR + 0x3C))
 559 #define T1CTCR         (*(reg32_t *)(TMR1_BASE_ADDR + 0x70))
 560
 561 /* Timer 2 */
 562 #define TMR2_BASE_ADDR          0xE0070000
 563 #define T2IR           (*(reg32_t *)(TMR2_BASE_ADDR + 0x00))
 564 #define T2TCR          (*(reg32_t *)(TMR2_BASE_ADDR + 0x04))
 565 #define T2TC           (*(reg32_t *)(TMR2_BASE_ADDR + 0x08))
 566 #define T2PR           (*(reg32_t *)(TMR2_BASE_ADDR + 0x0C))
 567 #define T2PC           (*(reg32_t *)(TMR2_BASE_ADDR + 0x10))
 568 #define T2MCR          (*(reg32_t *)(TMR2_BASE_ADDR + 0x14))
 569 #define T2MR0          (*(reg32_t *)(TMR2_BASE_ADDR + 0x18))
 570 #define T2MR1          (*(reg32_t *)(TMR2_BASE_ADDR + 0x1C))
 571 #define T2MR2          (*(reg32_t *)(TMR2_BASE_ADDR + 0x20))
 572 #define T2MR3          (*(reg32_t *)(TMR2_BASE_ADDR + 0x24))
 573 #define T2CCR          (*(reg32_t *)(TMR2_BASE_ADDR + 0x28))
 574 #define T2CR0          (*(reg32_t *)(TMR2_BASE_ADDR + 0x2C))
 575 #define T2CR1          (*(reg32_t *)(TMR2_BASE_ADDR + 0x30))
 576 #define T2CR2          (*(reg32_t *)(TMR2_BASE_ADDR + 0x34))
 577 #define T2CR3          (*(reg32_t *)(TMR2_BASE_ADDR + 0x38))
 578 #define T2EMR          (*(reg32_t *)(TMR2_BASE_ADDR + 0x3C))
 579 #define T2CTCR         (*(reg32_t *)(TMR2_BASE_ADDR + 0x70))
 580
 581 /* Timer 3 */
 582 #define TMR3_BASE_ADDR          0xE0074000
 583 #define T3IR           (*(reg32_t *)(TMR3_BASE_ADDR + 0x00))
 584 #define T3TCR          (*(reg32_t *)(TMR3_BASE_ADDR + 0x04))
 585 #define T3TC           (*(reg32_t *)(TMR3_BASE_ADDR + 0x08))
 586 #define T3PR           (*(reg32_t *)(TMR3_BASE_ADDR + 0x0C))
 587 #define T3PC           (*(reg32_t *)(TMR3_BASE_ADDR + 0x10))
 588 #define T3MCR          (*(reg32_t *)(TMR3_BASE_ADDR + 0x14))
 589 #define T3MR0          (*(reg32_t *)(TMR3_BASE_ADDR + 0x18))
 590 #define T3MR1          (*(reg32_t *)(TMR3_BASE_ADDR + 0x1C))
 591 #define T3MR2          (*(reg32_t *)(TMR3_BASE_ADDR + 0x20))
 592 #define T3MR3          (*(reg32_t *)(TMR3_BASE_ADDR + 0x24))
 593 #define T3CCR          (*(reg32_t *)(TMR3_BASE_ADDR + 0x28))
 594 #define T3CR0          (*(reg32_t *)(TMR3_BASE_ADDR + 0x2C))
 595 #define T3CR1          (*(reg32_t *)(TMR3_BASE_ADDR + 0x30))
 596 #define T3CR2          (*(reg32_t *)(TMR3_BASE_ADDR + 0x34))
 597 #define T3CR3          (*(reg32_t *)(TMR3_BASE_ADDR + 0x38))
 598 #define T3EMR          (*(reg32_t *)(TMR3_BASE_ADDR + 0x3C))
 599 #define T3CTCR         (*(reg32_t *)(TMR3_BASE_ADDR + 0x70))
 600
 601
 602 /* Pulse Width Modulator (PWM) */
 603 #define PWM0_BASE_ADDR          0xE0014000
 604 #define PWM0IR          (*(reg32_t *)(PWM0_BASE_ADDR + 0x00))
 605 #define PWM0TCR         (*(reg32_t *)(PWM0_BASE_ADDR + 0x04))
 606 #define PWM0TC          (*(reg32_t *)(PWM0_BASE_ADDR + 0x08))
 607 #define PWM0PR          (*(reg32_t *)(PWM0_BASE_ADDR + 0x0C))
 608 #define PWM0PC          (*(reg32_t *)(PWM0_BASE_ADDR + 0x10))
 609 #define PWM0MCR         (*(reg32_t *)(PWM0_BASE_ADDR + 0x14))
 610 #define PWM0MR0         (*(reg32_t *)(PWM0_BASE_ADDR + 0x18))
 611 #define PWM0MR1         (*(reg32_t *)(PWM0_BASE_ADDR + 0x1C))
 612 #define PWM0MR2         (*(reg32_t *)(PWM0_BASE_ADDR + 0x20))
 613 #define PWM0MR3         (*(reg32_t *)(PWM0_BASE_ADDR + 0x24))
 614 #define PWM0CCR         (*(reg32_t *)(PWM0_BASE_ADDR + 0x28))
 615 #define PWM0CR0         (*(reg32_t *)(PWM0_BASE_ADDR + 0x2C))
 616 #define PWM0CR1         (*(reg32_t *)(PWM0_BASE_ADDR + 0x30))
 617 #define PWM0CR2         (*(reg32_t *)(PWM0_BASE_ADDR + 0x34))
 618 #define PWM0CR3         (*(reg32_t *)(PWM0_BASE_ADDR + 0x38))
 619 #define PWM0EMR         (*(reg32_t *)(PWM0_BASE_ADDR + 0x3C))
 620 #define PWM0MR4         (*(reg32_t *)(PWM0_BASE_ADDR + 0x40))
 621 #define PWM0MR5         (*(reg32_t *)(PWM0_BASE_ADDR + 0x44))
 622 #define PWM0MR6         (*(reg32_t *)(PWM0_BASE_ADDR + 0x48))
 623 #define PWM0PCR         (*(reg32_t *)(PWM0_BASE_ADDR + 0x4C))
 624 #define PWM0LER         (*(reg32_t *)(PWM0_BASE_ADDR + 0x50))
 625 #define PWM0CTCR        (*(reg32_t *)(PWM0_BASE_ADDR + 0x70))
 626
 627 #define PWM1_BASE_ADDR          0xE0018000
 628 #define PWM1IR          (*(reg32_t *)(PWM1_BASE_ADDR + 0x00))
 629 #define PWM1TCR         (*(reg32_t *)(PWM1_BASE_ADDR + 0x04))
 630 #define PWM1TC          (*(reg32_t *)(PWM1_BASE_ADDR + 0x08))
 631 #define PWM1PR          (*(reg32_t *)(PWM1_BASE_ADDR + 0x0C))
 632 #define PWM1PC          (*(reg32_t *)(PWM1_BASE_ADDR + 0x10))
 633 #define PWM1MCR         (*(reg32_t *)(PWM1_BASE_ADDR + 0x14))
 634 #define PWM1MR0         (*(reg32_t *)(PWM1_BASE_ADDR + 0x18))
 635 #define PWM1MR1         (*(reg32_t *)(PWM1_BASE_ADDR + 0x1C))
 636 #define PWM1MR2         (*(reg32_t *)(PWM1_BASE_ADDR + 0x20))
 637 #define PWM1MR3         (*(reg32_t *)(PWM1_BASE_ADDR + 0x24))
 638 #define PWM1CCR         (*(reg32_t *)(PWM1_BASE_ADDR + 0x28))
 639 #define PWM1CR0         (*(reg32_t *)(PWM1_BASE_ADDR + 0x2C))
 640 #define PWM1CR1         (*(reg32_t *)(PWM1_BASE_ADDR + 0x30))
 641 #define PWM1CR2         (*(reg32_t *)(PWM1_BASE_ADDR + 0x34))
 642 #define PWM1CR3         (*(reg32_t *)(PWM1_BASE_ADDR + 0x38))
 643 #define PWM1EMR         (*(reg32_t *)(PWM1_BASE_ADDR + 0x3C))
 644 #define PWM1MR4         (*(reg32_t *)(PWM1_BASE_ADDR + 0x40))
 645 #define PWM1MR5         (*(reg32_t *)(PWM1_BASE_ADDR + 0x44))
 646 #define PWM1MR6         (*(reg32_t *)(PWM1_BASE_ADDR + 0x48))
 647 #define PWM1PCR         (*(reg32_t *)(PWM1_BASE_ADDR + 0x4C))
 648 #define PWM1LER         (*(reg32_t *)(PWM1_BASE_ADDR + 0x50))
 649 #define PWM1CTCR        (*(reg32_t *)(PWM1_BASE_ADDR + 0x70))
 650
 651
 652 /* Universal Asynchronous Receiver Transmitter 0 (UART0) */
 653 #define UART0_BASE_ADDR         0xE000C000
 654 #define U0RBR          (*(reg32_t *)(UART0_BASE_ADDR + 0x00))
 655 #define U0THR          (*(reg32_t *)(UART0_BASE_ADDR + 0x00))
 656 #define U0DLL          (*(reg32_t *)(UART0_BASE_ADDR + 0x00))
 657 #define U0DLM          (*(reg32_t *)(UART0_BASE_ADDR + 0x04))
 658 #define U0IER          (*(reg32_t *)(UART0_BASE_ADDR + 0x04))
 659 #define U0IIR          (*(reg32_t *)(UART0_BASE_ADDR + 0x08))
 660 #define U0FCR          (*(reg32_t *)(UART0_BASE_ADDR + 0x08))
 661 #define U0LCR          (*(reg32_t *)(UART0_BASE_ADDR + 0x0C))
 662 #define U0LSR          (*(reg32_t *)(UART0_BASE_ADDR + 0x14))
 663 #define U0SCR          (*(reg32_t *)(UART0_BASE_ADDR + 0x1C))
 664 #define U0ACR          (*(reg32_t *)(UART0_BASE_ADDR + 0x20))
 665 #define U0ICR          (*(reg32_t *)(UART0_BASE_ADDR + 0x24))
 666 #define U0FDR          (*(reg32_t *)(UART0_BASE_ADDR + 0x28))
 667 #define U0TER          (*(reg32_t *)(UART0_BASE_ADDR + 0x30))
 668
 669 /* Universal Asynchronous Receiver Transmitter 1 (UART1) */
 670 #define UART1_BASE_ADDR         0xE0010000
 671 #define U1RBR          (*(reg32_t *)(UART1_BASE_ADDR + 0x00))
 672 #define U1THR          (*(reg32_t *)(UART1_BASE_ADDR + 0x00))
 673 #define U1DLL          (*(reg32_t *)(UART1_BASE_ADDR + 0x00))
 674 #define U1DLM          (*(reg32_t *)(UART1_BASE_ADDR + 0x04))
 675 #define U1IER          (*(reg32_t *)(UART1_BASE_ADDR + 0x04))
 676 #define U1IIR          (*(reg32_t *)(UART1_BASE_ADDR + 0x08))
 677 #define U1FCR          (*(reg32_t *)(UART1_BASE_ADDR + 0x08))
 678 #define U1LCR          (*(reg32_t *)(UART1_BASE_ADDR + 0x0C))
 679 #define U1MCR          (*(reg32_t *)(UART1_BASE_ADDR + 0x10))
 680 #define U1LSR          (*(reg32_t *)(UART1_BASE_ADDR + 0x14))
 681 #define U1MSR          (*(reg32_t *)(UART1_BASE_ADDR + 0x18))
 682 #define U1SCR          (*(reg32_t *)(UART1_BASE_ADDR + 0x1C))
 683 #define U1ACR          (*(reg32_t *)(UART1_BASE_ADDR + 0x20))
 684 #define U1FDR          (*(reg32_t *)(UART1_BASE_ADDR + 0x28))
 685 #define U1TER          (*(reg32_t *)(UART1_BASE_ADDR + 0x30))
 686
 687 /* Universal Asynchronous Receiver Transmitter 2 (UART2) */
 688 #define UART2_BASE_ADDR         0xE0078000
 689 #define U2RBR          (*(reg32_t *)(UART2_BASE_ADDR + 0x00))
 690 #define U2THR          (*(reg32_t *)(UART2_BASE_ADDR + 0x00))
 691 #define U2DLL          (*(reg32_t *)(UART2_BASE_ADDR + 0x00))
 692 #define U2DLM          (*(reg32_t *)(UART2_BASE_ADDR + 0x04))
 693 #define U2IER          (*(reg32_t *)(UART2_BASE_ADDR + 0x04))
 694 #define U2IIR          (*(reg32_t *)(UART2_BASE_ADDR + 0x08))
 695 #define U2FCR          (*(reg32_t *)(UART2_BASE_ADDR + 0x08))
 696 #define U2LCR          (*(reg32_t *)(UART2_BASE_ADDR + 0x0C))
 697 #define U2LSR          (*(reg32_t *)(UART2_BASE_ADDR + 0x14))
 698 #define U2SCR          (*(reg32_t *)(UART2_BASE_ADDR + 0x1C))
 699 #define U2ACR          (*(reg32_t *)(UART2_BASE_ADDR + 0x20))
 700 #define U2ICR          (*(reg32_t *)(UART2_BASE_ADDR + 0x24))
 701 #define U2FDR          (*(reg32_t *)(UART2_BASE_ADDR + 0x28))
 702 #define U2TER          (*(reg32_t *)(UART2_BASE_ADDR + 0x30))
 703
 704 /* Universal Asynchronous Receiver Transmitter 3 (UART3) */
 705 #define UART3_BASE_ADDR         0xE007C000
 706 #define U3RBR          (*(reg32_t *)(UART3_BASE_ADDR + 0x00))
 707 #define U3THR          (*(reg32_t *)(UART3_BASE_ADDR + 0x00))
 708 #define U3DLL          (*(reg32_t *)(UART3_BASE_ADDR + 0x00))
 709 #define U3DLM          (*(reg32_t *)(UART3_BASE_ADDR + 0x04))
 710 #define U3IER          (*(reg32_t *)(UART3_BASE_ADDR + 0x04))
 711 #define U3IIR          (*(reg32_t *)(UART3_BASE_ADDR + 0x08))
 712 #define U3FCR          (*(reg32_t *)(UART3_BASE_ADDR + 0x08))
 713 #define U3LCR          (*(reg32_t *)(UART3_BASE_ADDR + 0x0C))
 714 #define U3LSR          (*(reg32_t *)(UART3_BASE_ADDR + 0x14))
 715 #define U3SCR          (*(reg32_t *)(UART3_BASE_ADDR + 0x1C))
 716 #define U3ACR          (*(reg32_t *)(UART3_BASE_ADDR + 0x20))
 717 #define U3ICR          (*(reg32_t *)(UART3_BASE_ADDR + 0x24))
 718 #define U3FDR          (*(reg32_t *)(UART3_BASE_ADDR + 0x28))
 719 #define U3TER          (*(reg32_t *)(UART3_BASE_ADDR + 0x30))
 720
 721 /* I2C Interface 0 */
 722 #define I2C0_BASE_ADDR          0xE001C000
 723 #define I20CONSET      (*(reg32_t *)(I2C0_BASE_ADDR + 0x00))
 724 #define I20STAT        (*(reg32_t *)(I2C0_BASE_ADDR + 0x04))
 725 #define I20DAT         (*(reg32_t *)(I2C0_BASE_ADDR + 0x08))
 726 #define I20ADR         (*(reg32_t *)(I2C0_BASE_ADDR + 0x0C))
 727 #define I20SCLH        (*(reg32_t *)(I2C0_BASE_ADDR + 0x10))
 728 #define I20SCLL        (*(reg32_t *)(I2C0_BASE_ADDR + 0x14))
 729 #define I20CONCLR      (*(reg32_t *)(I2C0_BASE_ADDR + 0x18))
 730
 731 /* I2C Interface 1 */
 732 #define I2C1_BASE_ADDR          0xE005C000
 733 #define I21CONSET      (*(reg32_t *)(I2C1_BASE_ADDR + 0x00))
 734 #define I21STAT        (*(reg32_t *)(I2C1_BASE_ADDR + 0x04))
 735 #define I21DAT         (*(reg32_t *)(I2C1_BASE_ADDR + 0x08))
 736 #define I21ADR         (*(reg32_t *)(I2C1_BASE_ADDR + 0x0C))
 737 #define I21SCLH        (*(reg32_t *)(I2C1_BASE_ADDR + 0x10))
 738 #define I21SCLL        (*(reg32_t *)(I2C1_BASE_ADDR + 0x14))
 739 #define I21CONCLR      (*(reg32_t *)(I2C1_BASE_ADDR + 0x18))
 740
 741 /* I2C Interface 2 */
 742 #define I2C2_BASE_ADDR          0xE0080000
 743 #define I22CONSET      (*(reg32_t *)(I2C2_BASE_ADDR + 0x00))
 744 #define I22STAT        (*(reg32_t *)(I2C2_BASE_ADDR + 0x04))
 745 #define I22DAT         (*(reg32_t *)(I2C2_BASE_ADDR + 0x08))
 746 #define I22ADR         (*(reg32_t *)(I2C2_BASE_ADDR + 0x0C))
 747 #define I22SCLH        (*(reg32_t *)(I2C2_BASE_ADDR + 0x10))
 748 #define I22SCLL        (*(reg32_t *)(I2C2_BASE_ADDR + 0x14))
 749 #define I22CONCLR      (*(reg32_t *)(I2C2_BASE_ADDR + 0x18))
 750
 751 /* SPI0 (Serial Peripheral Interface 0) */
 752 #define SPI0_BASE_ADDR          0xE0020000
 753 #define S0SPCR         (*(reg32_t *)(SPI0_BASE_ADDR + 0x00))
 754 #define S0SPSR         (*(reg32_t *)(SPI0_BASE_ADDR + 0x04))
 755 #define S0SPDR         (*(reg32_t *)(SPI0_BASE_ADDR + 0x08))
 756 #define S0SPCCR        (*(reg32_t *)(SPI0_BASE_ADDR + 0x0C))
 757 #define S0SPINT        (*(reg32_t *)(SPI0_BASE_ADDR + 0x1C))
 758
 759 /* SSP0 Controller */
 760 #define SSP0_BASE_ADDR          0xE0068000
 761 #define SSP0CR0        (*(reg32_t *)(SSP0_BASE_ADDR + 0x00))
 762 #define SSP0CR1        (*(reg32_t *)(SSP0_BASE_ADDR + 0x04))
 763 #define SSP0DR         (*(reg32_t *)(SSP0_BASE_ADDR + 0x08))
 764 #define SSP0SR         (*(reg32_t *)(SSP0_BASE_ADDR + 0x0C))
 765 #define SSP0CPSR       (*(reg32_t *)(SSP0_BASE_ADDR + 0x10))
 766 #define SSP0IMSC       (*(reg32_t *)(SSP0_BASE_ADDR + 0x14))
 767 #define SSP0RIS        (*(reg32_t *)(SSP0_BASE_ADDR + 0x18))
 768 #define SSP0MIS        (*(reg32_t *)(SSP0_BASE_ADDR + 0x1C))
 769 #define SSP0ICR        (*(reg32_t *)(SSP0_BASE_ADDR + 0x20))
 770 #define SSP0DMACR      (*(reg32_t *)(SSP0_BASE_ADDR + 0x24))
 771
 772 /* SSP1 Controller */
 773 #define SSP1_BASE_ADDR          0xE0030000
 774 #define SSP1CR0        (*(reg32_t *)(SSP1_BASE_ADDR + 0x00))
 775 #define SSP1CR1        (*(reg32_t *)(SSP1_BASE_ADDR + 0x04))
 776 #define SSP1DR         (*(reg32_t *)(SSP1_BASE_ADDR + 0x08))
 777 #define SSP1SR         (*(reg32_t *)(SSP1_BASE_ADDR + 0x0C))
 778 #define SSP1CPSR       (*(reg32_t *)(SSP1_BASE_ADDR + 0x10))
 779 #define SSP1IMSC       (*(reg32_t *)(SSP1_BASE_ADDR + 0x14))
 780 #define SSP1RIS        (*(reg32_t *)(SSP1_BASE_ADDR + 0x18))
 781 #define SSP1MIS        (*(reg32_t *)(SSP1_BASE_ADDR + 0x1C))
 782 #define SSP1ICR        (*(reg32_t *)(SSP1_BASE_ADDR + 0x20))
 783 #define SSP1DMACR      (*(reg32_t *)(SSP1_BASE_ADDR + 0x24))
 784
 785
 786 /* Real Time Clock */
 787 #define RTC_BASE_ADDR           0xE0024000
 788 #define RTC_ILR         (*(reg32_t *)(RTC_BASE_ADDR + 0x00))
 789 #define RTC_CTC         (*(reg32_t *)(RTC_BASE_ADDR + 0x04))
 790 #define RTC_CCR         (*(reg32_t *)(RTC_BASE_ADDR + 0x08))
 791 #define RTC_CIIR        (*(reg32_t *)(RTC_BASE_ADDR + 0x0C))
 792 #define RTC_AMR         (*(reg32_t *)(RTC_BASE_ADDR + 0x10))
 793 #define RTC_CTIME0      (*(reg32_t *)(RTC_BASE_ADDR + 0x14))
 794 #define RTC_CTIME1      (*(reg32_t *)(RTC_BASE_ADDR + 0x18))
 795 #define RTC_CTIME2      (*(reg32_t *)(RTC_BASE_ADDR + 0x1C))
 796 #define RTC_SEC         (*(reg32_t *)(RTC_BASE_ADDR + 0x20))
 797 #define RTC_MIN         (*(reg32_t *)(RTC_BASE_ADDR + 0x24))
 798 #define RTC_HOUR        (*(reg32_t *)(RTC_BASE_ADDR + 0x28))
 799 #define RTC_DOM         (*(reg32_t *)(RTC_BASE_ADDR + 0x2C))
 800 #define RTC_DOW         (*(reg32_t *)(RTC_BASE_ADDR + 0x30))
 801 #define RTC_DOY         (*(reg32_t *)(RTC_BASE_ADDR + 0x34))
 802 #define RTC_MONTH       (*(reg32_t *)(RTC_BASE_ADDR + 0x38))
 803 #define RTC_YEAR        (*(reg32_t *)(RTC_BASE_ADDR + 0x3C))
 804 #define RTC_CISS        (*(reg32_t *)(RTC_BASE_ADDR + 0x40))
 805 #define RTC_ALSEC       (*(reg32_t *)(RTC_BASE_ADDR + 0x60))
 806 #define RTC_ALMIN       (*(reg32_t *)(RTC_BASE_ADDR + 0x64))
 807 #define RTC_ALHOUR      (*(reg32_t *)(RTC_BASE_ADDR + 0x68))
 808 #define RTC_ALDOM       (*(reg32_t *)(RTC_BASE_ADDR + 0x6C))
 809 #define RTC_ALDOW       (*(reg32_t *)(RTC_BASE_ADDR + 0x70))
 810 #define RTC_ALDOY       (*(reg32_t *)(RTC_BASE_ADDR + 0x74))
 811 #define RTC_ALMON       (*(reg32_t *)(RTC_BASE_ADDR + 0x78))
 812 #define RTC_ALYEAR      (*(reg32_t *)(RTC_BASE_ADDR + 0x7C))
 813 #define RTC_PREINT      (*(reg32_t *)(RTC_BASE_ADDR + 0x80))
 814 #define RTC_PREFRAC     (*(reg32_t *)(RTC_BASE_ADDR + 0x84))
 815
 816
 817 /* A/D Converter 0 (AD0) */
 818 #define AD0_BASE_ADDR           0xE0034000
 819 #define AD0CR          (*(reg32_t *)(AD0_BASE_ADDR + 0x00))
 820 #define AD0GDR         (*(reg32_t *)(AD0_BASE_ADDR + 0x04))
 821 #define AD0INTEN       (*(reg32_t *)(AD0_BASE_ADDR + 0x0C))
 822 #define AD0DR0         (*(reg32_t *)(AD0_BASE_ADDR + 0x10))
 823 #define AD0DR1         (*(reg32_t *)(AD0_BASE_ADDR + 0x14))
 824 #define AD0DR2         (*(reg32_t *)(AD0_BASE_ADDR + 0x18))
 825 #define AD0DR3         (*(reg32_t *)(AD0_BASE_ADDR + 0x1C))
 826 #define AD0DR4         (*(reg32_t *)(AD0_BASE_ADDR + 0x20))
 827 #define AD0DR5         (*(reg32_t *)(AD0_BASE_ADDR + 0x24))
 828 #define AD0DR6         (*(reg32_t *)(AD0_BASE_ADDR + 0x28))
 829 #define AD0DR7         (*(reg32_t *)(AD0_BASE_ADDR + 0x2C))
 830 #define AD0STAT        (*(reg32_t *)(AD0_BASE_ADDR + 0x30))
 831
 832
 833 /* D/A Converter */
 834 #define DAC_BASE_ADDR           0xE006C000
 835 #define DACR           (*(reg32_t *)(DAC_BASE_ADDR + 0x00))
 836
 837
 838 /* Watchdog */
 839 #define WDG_BASE_ADDR           0xE0000000
 840 #define WDMOD          (*(reg32_t *)(WDG_BASE_ADDR + 0x00))
 841 #define WDTC           (*(reg32_t *)(WDG_BASE_ADDR + 0x04))
 842 #define WDFEED         (*(reg32_t *)(WDG_BASE_ADDR + 0x08))
 843 #define WDTV           (*(reg32_t *)(WDG_BASE_ADDR + 0x0C))
 844 #define WDCLKSEL       (*(reg32_t *)(WDG_BASE_ADDR + 0x10))
 845
 846 /* CAN CONTROLLERS AND ACCEPTANCE FILTER */
 847 #define CAN_ACCEPT_BASE_ADDR            0xE003C000
 848 #define CAN_AFMR                (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x00))
 849 #define CAN_SFF_SA              (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x04))
 850 #define CAN_SFF_GRP_SA  (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x08))
 851 #define CAN_EFF_SA              (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x0C))
 852 #define CAN_EFF_GRP_SA  (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x10))
 853 #define CAN_EOT                 (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x14))
 854 #define CAN_LUT_ERR_ADR (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x18))
 855 #define CAN_LUT_ERR     (*(reg32_t *)(CAN_ACCEPT_BASE_ADDR + 0x1C))
 856
 857 #define CAN_CENTRAL_BASE_ADDR           0xE0040000
 858 #define CAN_TX_SR       (*(reg32_t *)(CAN_CENTRAL_BASE_ADDR + 0x00))
 859 #define CAN_RX_SR       (*(reg32_t *)(CAN_CENTRAL_BASE_ADDR + 0x04))
 860 #define CAN_MSR         (*(reg32_t *)(CAN_CENTRAL_BASE_ADDR + 0x08))
 861
 862 #define CAN1_BASE_ADDR          0xE0044000
 863 #define CAN1MOD         (*(reg32_t *)(CAN1_BASE_ADDR + 0x00))
 864 #define CAN1CMR         (*(reg32_t *)(CAN1_BASE_ADDR + 0x04))
 865 #define CAN1GSR         (*(reg32_t *)(CAN1_BASE_ADDR + 0x08))
 866 #define CAN1ICR         (*(reg32_t *)(CAN1_BASE_ADDR + 0x0C))
 867 #define CAN1IER         (*(reg32_t *)(CAN1_BASE_ADDR + 0x10))
 868 #define CAN1BTR         (*(reg32_t *)(CAN1_BASE_ADDR + 0x14))
 869 #define CAN1EWL         (*(reg32_t *)(CAN1_BASE_ADDR + 0x18))
 870 #define CAN1SR          (*(reg32_t *)(CAN1_BASE_ADDR + 0x1C))
 871 #define CAN1RFS         (*(reg32_t *)(CAN1_BASE_ADDR + 0x20))
 872 #define CAN1RID         (*(reg32_t *)(CAN1_BASE_ADDR + 0x24))
 873 #define CAN1RDA         (*(reg32_t *)(CAN1_BASE_ADDR + 0x28))
 874 #define CAN1RDB         (*(reg32_t *)(CAN1_BASE_ADDR + 0x2C))
 875
 876 #define CAN1TFI1        (*(reg32_t *)(CAN1_BASE_ADDR + 0x30))
 877 #define CAN1TID1        (*(reg32_t *)(CAN1_BASE_ADDR + 0x34))
 878 #define CAN1TDA1        (*(reg32_t *)(CAN1_BASE_ADDR + 0x38))
 879 #define CAN1TDB1        (*(reg32_t *)(CAN1_BASE_ADDR + 0x3C))
 880 #define CAN1TFI2        (*(reg32_t *)(CAN1_BASE_ADDR + 0x40))
 881 #define CAN1TID2        (*(reg32_t *)(CAN1_BASE_ADDR + 0x44))
 882 #define CAN1TDA2        (*(reg32_t *)(CAN1_BASE_ADDR + 0x48))
 883 #define CAN1TDB2        (*(reg32_t *)(CAN1_BASE_ADDR + 0x4C))
 884 #define CAN1TFI3        (*(reg32_t *)(CAN1_BASE_ADDR + 0x50))
 885 #define CAN1TID3        (*(reg32_t *)(CAN1_BASE_ADDR + 0x54))
 886 #define CAN1TDA3        (*(reg32_t *)(CAN1_BASE_ADDR + 0x58))
 887 #define CAN1TDB3        (*(reg32_t *)(CAN1_BASE_ADDR + 0x5C))
 888
 889 #define CAN2_BASE_ADDR          0xE0048000
 890 #define CAN2MOD         (*(reg32_t *)(CAN2_BASE_ADDR + 0x00))
 891 #define CAN2CMR         (*(reg32_t *)(CAN2_BASE_ADDR + 0x04))
 892 #define CAN2GSR         (*(reg32_t *)(CAN2_BASE_ADDR + 0x08))
 893 #define CAN2ICR         (*(reg32_t *)(CAN2_BASE_ADDR + 0x0C))
 894 #define CAN2IER         (*(reg32_t *)(CAN2_BASE_ADDR + 0x10))
 895 #define CAN2BTR         (*(reg32_t *)(CAN2_BASE_ADDR + 0x14))
 896 #define CAN2EWL         (*(reg32_t *)(CAN2_BASE_ADDR + 0x18))
 897 #define CAN2SR          (*(reg32_t *)(CAN2_BASE_ADDR + 0x1C))
 898 #define CAN2RFS         (*(reg32_t *)(CAN2_BASE_ADDR + 0x20))
 899 #define CAN2RID         (*(reg32_t *)(CAN2_BASE_ADDR + 0x24))
 900 #define CAN2RDA         (*(reg32_t *)(CAN2_BASE_ADDR + 0x28))
 901 #define CAN2RDB         (*(reg32_t *)(CAN2_BASE_ADDR + 0x2C))
 902
 903 #define CAN2TFI1        (*(reg32_t *)(CAN2_BASE_ADDR + 0x30))
 904 #define CAN2TID1        (*(reg32_t *)(CAN2_BASE_ADDR + 0x34))
 905 #define CAN2TDA1        (*(reg32_t *)(CAN2_BASE_ADDR + 0x38))
 906 #define CAN2TDB1        (*(reg32_t *)(CAN2_BASE_ADDR + 0x3C))
 907 #define CAN2TFI2        (*(reg32_t *)(CAN2_BASE_ADDR + 0x40))
 908 #define CAN2TID2        (*(reg32_t *)(CAN2_BASE_ADDR + 0x44))
 909 #define CAN2TDA2        (*(reg32_t *)(CAN2_BASE_ADDR + 0x48))
 910 #define CAN2TDB2        (*(reg32_t *)(CAN2_BASE_ADDR + 0x4C))
 911 #define CAN2TFI3        (*(reg32_t *)(CAN2_BASE_ADDR + 0x50))
 912 #define CAN2TID3        (*(reg32_t *)(CAN2_BASE_ADDR + 0x54))
 913 #define CAN2TDA3        (*(reg32_t *)(CAN2_BASE_ADDR + 0x58))
 914 #define CAN2TDB3        (*(reg32_t *)(CAN2_BASE_ADDR + 0x5C))
 915
 916
 917 /* MultiMedia Card Interface(MCI) Controller */
 918 #define MCI_BASE_ADDR           0xE008C000
 919 #define MCI_POWER      (*(reg32_t *)(MCI_BASE_ADDR + 0x00))
 920 #define MCI_CLOCK      (*(reg32_t *)(MCI_BASE_ADDR + 0x04))
 921 #define MCI_ARGUMENT   (*(reg32_t *)(MCI_BASE_ADDR + 0x08))
 922 #define MCI_COMMAND    (*(reg32_t *)(MCI_BASE_ADDR + 0x0C))
 923 #define MCI_RESP_CMD   (*(reg32_t *)(MCI_BASE_ADDR + 0x10))
 924 #define MCI_RESP0      (*(reg32_t *)(MCI_BASE_ADDR + 0x14))
 925 #define MCI_RESP1      (*(reg32_t *)(MCI_BASE_ADDR + 0x18))
 926 #define MCI_RESP2      (*(reg32_t *)(MCI_BASE_ADDR + 0x1C))
 927 #define MCI_RESP3      (*(reg32_t *)(MCI_BASE_ADDR + 0x20))
 928 #define MCI_DATA_TMR   (*(reg32_t *)(MCI_BASE_ADDR + 0x24))
 929 #define MCI_DATA_LEN   (*(reg32_t *)(MCI_BASE_ADDR + 0x28))
 930 #define MCI_DATA_CTRL  (*(reg32_t *)(MCI_BASE_ADDR + 0x2C))
 931 #define MCI_DATA_CNT   (*(reg32_t *)(MCI_BASE_ADDR + 0x30))
 932 #define MCI_STATUS     (*(reg32_t *)(MCI_BASE_ADDR + 0x34))
 933 #define MCI_CLEAR      (*(reg32_t *)(MCI_BASE_ADDR + 0x38))
 934 #define MCI_MASK0      (*(reg32_t *)(MCI_BASE_ADDR + 0x3C))
 935 #define MCI_MASK1      (*(reg32_t *)(MCI_BASE_ADDR + 0x40))
 936 #define MCI_FIFO_CNT   (*(reg32_t *)(MCI_BASE_ADDR + 0x48))
 937 #define MCI_FIFO       (*(reg32_t *)(MCI_BASE_ADDR + 0x80))
 938
 939
 940 /* I2S Interface Controller (I2S) */
 941 #define I2S_BASE_ADDR           0xE0088000
 942 #define I2S_DAO        (*(reg32_t *)(I2S_BASE_ADDR + 0x00))
 943 #define I2S_DAI        (*(reg32_t *)(I2S_BASE_ADDR + 0x04))
 944 #define I2S_TX_FIFO    (*(reg32_t *)(I2S_BASE_ADDR + 0x08))
 945 #define I2S_RX_FIFO    (*(reg32_t *)(I2S_BASE_ADDR + 0x0C))
 946 #define I2S_STATE      (*(reg32_t *)(I2S_BASE_ADDR + 0x10))
 947 #define I2S_DMA1       (*(reg32_t *)(I2S_BASE_ADDR + 0x14))
 948 #define I2S_DMA2       (*(reg32_t *)(I2S_BASE_ADDR + 0x18))
 949 #define I2S_IRQ        (*(reg32_t *)(I2S_BASE_ADDR + 0x1C))
 950 #define I2S_TXRATE     (*(reg32_t *)(I2S_BASE_ADDR + 0x20))
 951 #define I2S_RXRATE     (*(reg32_t *)(I2S_BASE_ADDR + 0x24))
 952
 953
 954 /* General-purpose DMA Controller */
 955 #define DMA_BASE_ADDR           0xFFE04000
 956 #define GPDMA_INT_STAT         (*(reg32_t *)(DMA_BASE_ADDR + 0x000))
 957 #define GPDMA_INT_TCSTAT       (*(reg32_t *)(DMA_BASE_ADDR + 0x004))
 958 #define GPDMA_INT_TCCLR        (*(reg32_t *)(DMA_BASE_ADDR + 0x008))
 959 #define GPDMA_INT_ERR_STAT     (*(reg32_t *)(DMA_BASE_ADDR + 0x00C))
 960 #define GPDMA_INT_ERR_CLR      (*(reg32_t *)(DMA_BASE_ADDR + 0x010))
 961 #define GPDMA_RAW_INT_TCSTAT   (*(reg32_t *)(DMA_BASE_ADDR + 0x014))
 962 #define GPDMA_RAW_INT_ERR_STAT (*(reg32_t *)(DMA_BASE_ADDR + 0x018))
 963 #define GPDMA_ENABLED_CHNS     (*(reg32_t *)(DMA_BASE_ADDR + 0x01C))
 964 #define GPDMA_SOFT_BREQ        (*(reg32_t *)(DMA_BASE_ADDR + 0x020))
 965 #define GPDMA_SOFT_SREQ        (*(reg32_t *)(DMA_BASE_ADDR + 0x024))
 966 #define GPDMA_SOFT_LBREQ       (*(reg32_t *)(DMA_BASE_ADDR + 0x028))
 967 #define GPDMA_SOFT_LSREQ       (*(reg32_t *)(DMA_BASE_ADDR + 0x02C))
 968 #define GPDMA_CONFIG           (*(reg32_t *)(DMA_BASE_ADDR + 0x030))
 969 #define GPDMA_SYNC             (*(reg32_t *)(DMA_BASE_ADDR + 0x034))
 970
 971 /* DMA channel 0 registers */
 972 #define GPDMA_CH0_SRC      (*(reg32_t *)(DMA_BASE_ADDR + 0x100))
 973 #define GPDMA_CH0_DEST     (*(reg32_t *)(DMA_BASE_ADDR + 0x104))
 974 #define GPDMA_CH0_LLI      (*(reg32_t *)(DMA_BASE_ADDR + 0x108))
 975 #define GPDMA_CH0_CTRL     (*(reg32_t *)(DMA_BASE_ADDR + 0x10C))
 976 #define GPDMA_CH0_CFG      (*(reg32_t *)(DMA_BASE_ADDR + 0x110))
 977
 978 /* DMA channel 1 registers */
 979 #define GPDMA_CH1_SRC      (*(reg32_t *)(DMA_BASE_ADDR + 0x120))
 980 #define GPDMA_CH1_DEST     (*(reg32_t *)(DMA_BASE_ADDR + 0x124))
 981 #define GPDMA_CH1_LLI      (*(reg32_t *)(DMA_BASE_ADDR + 0x128))
 982 #define GPDMA_CH1_CTRL     (*(reg32_t *)(DMA_BASE_ADDR + 0x12C))
 983 #define GPDMA_CH1_CFG      (*(reg32_t *)(DMA_BASE_ADDR + 0x130))
 984
 985
 986 /* USB Controller */
 987 #define USB_INT_BASE_ADDR       0xE01FC1C0
 988 #define USB_BASE_ADDR           0xFFE0C200              /* USB Base Address */
 989
 990 #define USB_INT_STAT    (*(reg32_t *)(USB_INT_BASE_ADDR + 0x00))
 991
 992 /* USB Device Interrupt Registers */
 993 #define DEV_INT_STAT    (*(reg32_t *)(USB_BASE_ADDR + 0x00))
 994 #define DEV_INT_EN      (*(reg32_t *)(USB_BASE_ADDR + 0x04))
 995 #define DEV_INT_CLR     (*(reg32_t *)(USB_BASE_ADDR + 0x08))
 996 #define DEV_INT_SET     (*(reg32_t *)(USB_BASE_ADDR + 0x0C))
 997 #define DEV_INT_PRIO    (*(reg32_t *)(USB_BASE_ADDR + 0x2C))
 998
 999 /* USB Device Endpoint Interrupt Registers */
1000 #define EP_INT_STAT     (*(reg32_t *)(USB_BASE_ADDR + 0x30))
1001 #define EP_INT_EN       (*(reg32_t *)(USB_BASE_ADDR + 0x34))
1002 #define EP_INT_CLR      (*(reg32_t *)(USB_BASE_ADDR + 0x38))
1003 #define EP_INT_SET      (*(reg32_t *)(USB_BASE_ADDR + 0x3C))
1004 #define EP_INT_PRIO     (*(reg32_t *)(USB_BASE_ADDR + 0x40))
1005
1006 /* USB Device Endpoint Realization Registers */
1007 #define REALIZE_EP      (*(reg32_t *)(USB_BASE_ADDR + 0x44))
1008 #define EP_INDEX        (*(reg32_t *)(USB_BASE_ADDR + 0x48))
1009 #define MAXPACKET_SIZE  (*(reg32_t *)(USB_BASE_ADDR + 0x4C))
1010
1011 /* USB Device Command Reagisters */
1012 #define CMD_CODE        (*(reg32_t *)(USB_BASE_ADDR + 0x10))
1013 #define CMD_DATA        (*(reg32_t *)(USB_BASE_ADDR + 0x14))
1014
1015 /* USB Device Data Transfer Registers */
1016 #define RX_DATA         (*(reg32_t *)(USB_BASE_ADDR + 0x18))
1017 #define TX_DATA         (*(reg32_t *)(USB_BASE_ADDR + 0x1C))
1018 #define RX_PLENGTH      (*(reg32_t *)(USB_BASE_ADDR + 0x20))
1019 #define TX_PLENGTH      (*(reg32_t *)(USB_BASE_ADDR + 0x24))
1020 #define USB_CTRL        (*(reg32_t *)(USB_BASE_ADDR + 0x28))
1021
1022 /* USB Device DMA Registers */
1023 #define DMA_REQ_STAT        (*(reg32_t *)(USB_BASE_ADDR + 0x50))
1024 #define DMA_REQ_CLR         (*(reg32_t *)(USB_BASE_ADDR + 0x54))
1025 #define DMA_REQ_SET         (*(reg32_t *)(USB_BASE_ADDR + 0x58))
1026 #define UDCA_HEAD           (*(reg32_t *)(USB_BASE_ADDR + 0x80))
1027 #define EP_DMA_STAT         (*(reg32_t *)(USB_BASE_ADDR + 0x84))
1028 #define EP_DMA_EN           (*(reg32_t *)(USB_BASE_ADDR + 0x88))
1029 #define EP_DMA_DIS          (*(reg32_t *)(USB_BASE_ADDR + 0x8C))
1030 #define DMA_INT_STAT        (*(reg32_t *)(USB_BASE_ADDR + 0x90))
1031 #define DMA_INT_EN          (*(reg32_t *)(USB_BASE_ADDR + 0x94))
1032 #define EOT_INT_STAT        (*(reg32_t *)(USB_BASE_ADDR + 0xA0))
1033 #define EOT_INT_CLR         (*(reg32_t *)(USB_BASE_ADDR + 0xA4))
1034 #define EOT_INT_SET         (*(reg32_t *)(USB_BASE_ADDR + 0xA8))
1035 #define NDD_REQ_INT_STAT    (*(reg32_t *)(USB_BASE_ADDR + 0xAC))
1036 #define NDD_REQ_INT_CLR     (*(reg32_t *)(USB_BASE_ADDR + 0xB0))
1037 #define NDD_REQ_INT_SET     (*(reg32_t *)(USB_BASE_ADDR + 0xB4))
1038 #define SYS_ERR_INT_STAT    (*(reg32_t *)(USB_BASE_ADDR + 0xB8))
1039 #define SYS_ERR_INT_CLR     (*(reg32_t *)(USB_BASE_ADDR + 0xBC))
1040 #define SYS_ERR_INT_SET     (*(reg32_t *)(USB_BASE_ADDR + 0xC0))
1041
1042 /* USB Host and OTG registers are for LPC24xx only */
1043 /* USB Host Controller */
1044 #define USBHC_BASE_ADDR         0xFFE0C000
1045 #define HC_REVISION         (*(reg32_t *)(USBHC_BASE_ADDR + 0x00))
1046 #define HC_CONTROL          (*(reg32_t *)(USBHC_BASE_ADDR + 0x04))
1047 #define HC_CMD_STAT         (*(reg32_t *)(USBHC_BASE_ADDR + 0x08))
1048 #define HC_INT_STAT         (*(reg32_t *)(USBHC_BASE_ADDR + 0x0C))
1049 #define HC_INT_EN           (*(reg32_t *)(USBHC_BASE_ADDR + 0x10))
1050 #define HC_INT_DIS          (*(reg32_t *)(USBHC_BASE_ADDR + 0x14))
1051 #define HC_HCCA             (*(reg32_t *)(USBHC_BASE_ADDR + 0x18))
1052 #define HC_PERIOD_CUR_ED    (*(reg32_t *)(USBHC_BASE_ADDR + 0x1C))
1053 #define HC_CTRL_HEAD_ED     (*(reg32_t *)(USBHC_BASE_ADDR + 0x20))
1054 #define HC_CTRL_CUR_ED      (*(reg32_t *)(USBHC_BASE_ADDR + 0x24))
1055 #define HC_BULK_HEAD_ED     (*(reg32_t *)(USBHC_BASE_ADDR + 0x28))
1056 #define HC_BULK_CUR_ED      (*(reg32_t *)(USBHC_BASE_ADDR + 0x2C))
1057 #define HC_DONE_HEAD        (*(reg32_t *)(USBHC_BASE_ADDR + 0x30))
1058 #define HC_FM_INTERVAL      (*(reg32_t *)(USBHC_BASE_ADDR + 0x34))
1059 #define HC_FM_REMAINING     (*(reg32_t *)(USBHC_BASE_ADDR + 0x38))
1060 #define HC_FM_NUMBER        (*(reg32_t *)(USBHC_BASE_ADDR + 0x3C))
1061 #define HC_PERIOD_START     (*(reg32_t *)(USBHC_BASE_ADDR + 0x40))
1062 #define HC_LS_THRHLD        (*(reg32_t *)(USBHC_BASE_ADDR + 0x44))
1063 #define HC_RH_DESCA         (*(reg32_t *)(USBHC_BASE_ADDR + 0x48))
1064 #define HC_RH_DESCB         (*(reg32_t *)(USBHC_BASE_ADDR + 0x4C))
1065 #define HC_RH_STAT          (*(reg32_t *)(USBHC_BASE_ADDR + 0x50))
1066 #define HC_RH_PORT_STAT1    (*(reg32_t *)(USBHC_BASE_ADDR + 0x54))
1067 #define HC_RH_PORT_STAT2    (*(reg32_t *)(USBHC_BASE_ADDR + 0x58))
1068
1069 /* USB OTG Controller */
1070 #define USBOTG_BASE_ADDR        0xFFE0C100
1071 #define OTG_INT_STAT        (*(reg32_t *)(USBOTG_BASE_ADDR + 0x00))
1072 #define OTG_INT_EN          (*(reg32_t *)(USBOTG_BASE_ADDR + 0x04))
1073 #define OTG_INT_SET         (*(reg32_t *)(USBOTG_BASE_ADDR + 0x08))
1074 #define OTG_INT_CLR         (*(reg32_t *)(USBOTG_BASE_ADDR + 0x0C))
1075 /* On LPC23xx, the name is USBPortSel, on LPC24xx, the name is OTG_STAT_CTRL */
1076 #define OTG_STAT_CTRL       (*(reg32_t *)(USBOTG_BASE_ADDR + 0x10))
1077 #define OTG_TIMER           (*(reg32_t *)(USBOTG_BASE_ADDR + 0x14))
1078
1079 #define USBOTG_I2C_BASE_ADDR    0xFFE0C300
1080 #define OTG_I2C_RX          (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x00))
1081 #define OTG_I2C_TX          (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x00))
1082 #define OTG_I2C_STS         (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x04))
1083 #define OTG_I2C_CTL         (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x08))
1084 #define OTG_I2C_CLKHI       (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x0C))
1085 #define OTG_I2C_CLKLO       (*(reg32_t *)(USBOTG_I2C_BASE_ADDR + 0x10))
1086
1087 /* On LPC23xx, the names are USBClkCtrl and USBClkSt; on LPC24xx, the names are
1088 OTG_CLK_CTRL and OTG_CLK_STAT respectively. */
1089 #define USBOTG_CLK_BASE_ADDR    0xFFE0CFF0
1090 #define OTG_CLK_CTRL        (*(reg32_t *)(USBOTG_CLK_BASE_ADDR + 0x04))
1091 #define OTG_CLK_STAT        (*(reg32_t *)(USBOTG_CLK_BASE_ADDR + 0x08))
1092
1093 /* Note: below three register name convention is for LPC23xx USB device only, match
1094 with the spec. update in USB Device Section. */
1095 #define USBPortSel          (*(reg32_t *)(USBOTG_BASE_ADDR + 0x10))
1096 #define USBClkCtrl          (*(reg32_t *)(USBOTG_CLK_BASE_ADDR + 0x04))
1097 #define USBClkSt            (*(reg32_t *)(USBOTG_CLK_BASE_ADDR + 0x08))
1098
1099 /* Ethernet MAC (32 bit data bus) -- all registers are RW unless indicated in parentheses */
1100 #define MAC_BASE_ADDR           0xFFE00000 /* AHB Peripheral # 0 */
1101 #define MAC_MAC1            (*(reg32_t *)(MAC_BASE_ADDR + 0x000)) /* MAC config reg 1 */
1102 #define MAC_MAC2            (*(reg32_t *)(MAC_BASE_ADDR + 0x004)) /* MAC config reg 2 */
1103 #define MAC_IPGT            (*(reg32_t *)(MAC_BASE_ADDR + 0x008)) /* b2b InterPacketGap reg */
1104 #define MAC_IPGR            (*(reg32_t *)(MAC_BASE_ADDR + 0x00C)) /* non b2b InterPacketGap reg */
1105 #define MAC_CLRT            (*(reg32_t *)(MAC_BASE_ADDR + 0x010)) /* CoLlision window/ReTry reg */
1106 #define MAC_MAXF            (*(reg32_t *)(MAC_BASE_ADDR + 0x014)) /* MAXimum Frame reg */
1107 #define MAC_SUPP            (*(reg32_t *)(MAC_BASE_ADDR + 0x018)) /* PHY SUPPort reg */
1108 #define MAC_TEST            (*(reg32_t *)(MAC_BASE_ADDR + 0x01C)) /* TEST reg */
1109 #define MAC_MCFG            (*(reg32_t *)(MAC_BASE_ADDR + 0x020)) /* MII Mgmt ConFiG reg */
1110 #define MAC_MCMD            (*(reg32_t *)(MAC_BASE_ADDR + 0x024)) /* MII Mgmt CoMmanD reg */
1111 #define MAC_MADR            (*(reg32_t *)(MAC_BASE_ADDR + 0x028)) /* MII Mgmt ADdRess reg */
1112 #define MAC_MWTD            (*(reg32_t *)(MAC_BASE_ADDR + 0x02C)) /* MII Mgmt WriTe Data reg (WO) */
1113 #define MAC_MRDD            (*(reg32_t *)(MAC_BASE_ADDR + 0x030)) /* MII Mgmt ReaD Data reg (RO) */
1114 #define MAC_MIND            (*(reg32_t *)(MAC_BASE_ADDR + 0x034)) /* MII Mgmt INDicators reg (RO) */
1115
1116 #define MAC_SA0             (*(reg32_t *)(MAC_BASE_ADDR + 0x040)) /* Station Address 0 reg */
1117 #define MAC_SA1             (*(reg32_t *)(MAC_BASE_ADDR + 0x044)) /* Station Address 1 reg */
1118 #define MAC_SA2             (*(reg32_t *)(MAC_BASE_ADDR + 0x048)) /* Station Address 2 reg */
1119
1120 #define MAC_COMMAND         (*(reg32_t *)(MAC_BASE_ADDR + 0x100)) /* Command reg */
1121 #define MAC_STATUS          (*(reg32_t *)(MAC_BASE_ADDR + 0x104)) /* Status reg (RO) */
1122 #define MAC_RXDESCRIPTOR    (*(reg32_t *)(MAC_BASE_ADDR + 0x108)) /* Rx descriptor base address reg */
1123 #define MAC_RXSTATUS        (*(reg32_t *)(MAC_BASE_ADDR + 0x10C)) /* Rx status base address reg */
1124 #define MAC_RXDESCRIPTORNUM (*(reg32_t *)(MAC_BASE_ADDR + 0x110)) /* Rx number of descriptors reg */
1125 #define MAC_RXPRODUCEINDEX  (*(reg32_t *)(MAC_BASE_ADDR + 0x114)) /* Rx produce index reg (RO) */
1126 #define MAC_RXCONSUMEINDEX  (*(reg32_t *)(MAC_BASE_ADDR + 0x118)) /* Rx consume index reg */
1127 #define MAC_TXDESCRIPTOR    (*(reg32_t *)(MAC_BASE_ADDR + 0x11C)) /* Tx descriptor base address reg */
1128 #define MAC_TXSTATUS        (*(reg32_t *)(MAC_BASE_ADDR + 0x120)) /* Tx status base address reg */
1129 #define MAC_TXDESCRIPTORNUM (*(reg32_t *)(MAC_BASE_ADDR + 0x124)) /* Tx number of descriptors reg */
1130 #define MAC_TXPRODUCEINDEX  (*(reg32_t *)(MAC_BASE_ADDR + 0x128)) /* Tx produce index reg */
1131 #define MAC_TXCONSUMEINDEX  (*(reg32_t *)(MAC_BASE_ADDR + 0x12C)) /* Tx consume index reg (RO) */
1132
1133 #define MAC_TSV0            (*(reg32_t *)(MAC_BASE_ADDR + 0x158)) /* Tx status vector 0 reg (RO) */
1134 #define MAC_TSV1            (*(reg32_t *)(MAC_BASE_ADDR + 0x15C)) /* Tx status vector 1 reg (RO) */
1135 #define MAC_RSV             (*(reg32_t *)(MAC_BASE_ADDR + 0x160)) /* Rx status vector reg (RO) */
1136
1137 #define MAC_FLOWCONTROLCNT  (*(reg32_t *)(MAC_BASE_ADDR + 0x170)) /* Flow control counter reg */
1138 #define MAC_FLOWCONTROLSTS  (*(reg32_t *)(MAC_BASE_ADDR + 0x174)) /* Flow control status reg */
1139
1140 #define MAC_RXFILTERCTRL    (*(reg32_t *)(MAC_BASE_ADDR + 0x200)) /* Rx filter ctrl reg */
1141 #define MAC_RXFILTERWOLSTS  (*(reg32_t *)(MAC_BASE_ADDR + 0x204)) /* Rx filter WoL status reg (RO) */
1142 #define MAC_RXFILTERWOLCLR  (*(reg32_t *)(MAC_BASE_ADDR + 0x208)) /* Rx filter WoL clear reg (WO) */
1143
1144 #define MAC_HASHFILTERL     (*(reg32_t *)(MAC_BASE_ADDR + 0x210)) /* Hash filter LSBs reg */
1145 #define MAC_HASHFILTERH     (*(reg32_t *)(MAC_BASE_ADDR + 0x214)) /* Hash filter MSBs reg */
1146
1147 #define MAC_INTSTATUS       (*(reg32_t *)(MAC_BASE_ADDR + 0xFE0)) /* Interrupt status reg (RO) */
1148 #define MAC_INTENABLE       (*(reg32_t *)(MAC_BASE_ADDR + 0xFE4)) /* Interrupt enable reg  */
1149 #define MAC_INTCLEAR        (*(reg32_t *)(MAC_BASE_ADDR + 0xFE8)) /* Interrupt clear reg (WO) */
1150 #define MAC_INTSET          (*(reg32_t *)(MAC_BASE_ADDR + 0xFEC)) /* Interrupt set reg (WO) */
1151
1152 #define MAC_POWERDOWN       (*(reg32_t *)(MAC_BASE_ADDR + 0xFF4)) /* Power-down reg */
1153 #define MAC_MODULEID        (*(reg32_t *)(MAC_BASE_ADDR + 0xFFC)) /* Module ID reg (RO) */
1154
1155 #endif /* LPC23XX_H */