bertos/cpu/cortex-m3/io/sam3_usart.h

   1 /**
   2  * \file
   3  * <!--
   4  * This file is part of BeRTOS.
   5  *
   6  * Bertos is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  19  *
  20  * As a special exception, you may use this file as part of a free software
  21  * library without restriction.  Specifically, if other files instantiate
  22  * templates or use macros or inline functions from this file, or you compile
  23  * this file and link it with other files to produce an executable, this
  24  * file does not by itself cause the resulting executable to be covered by
  25  * the GNU General Public License.  This exception does not however
  26  * invalidate any other reasons why the executable file might be covered by
  27  * the GNU General Public License.
  28  *
  29  * Copyright 2007,2010 Develer S.r.l. (http://www.develer.com/)
  30  *
  31  * -->
  32  *
  33  *
  34  * \author Daniele Basile <asterix@develer.com>
  35  *
  36  * Atmel SAM3 USART User interface.
  37  * This file is based on NUT/OS implementation. See license below.
  38  */
  39 /*
  40  * Copyright (C) 2005-2006 by egnite Software GmbH. All rights reserved.
  41  *
  42  * Redistribution and use in source and binary forms, with or without
  43  * modification, are permitted provided that the following conditions
  44  * are met:
  45  *
  46  * 1. Redistributions of source code must retain the above copyright
  47  *    notice, this list of conditions and the following disclaimer.
  48  * 2. Redistributions in binary form must reproduce the above copyright
  49  *    notice, this list of conditions and the following disclaimer in the
  50  *    documentation and/or other materials provided with the distribution.
  51  * 3. Neither the name of the copyright holders nor the names of
  52  *    contributors may be used to endorse or promote products derived
  53  *    from this software without specific prior written permission.
  54  *
  55  * THIS SOFTWARE IS PROVIDED BY EGNITE SOFTWARE GMBH AND CONTRIBUTORS
  56  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  57  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  58  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL EGNITE
  59  * SOFTWARE GMBH OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  60  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  61  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
  62  * OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
  63  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  64  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
  65  * THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  66  * SUCH DAMAGE.
  67  *
  68  * For additional information see http://www.ethernut.de/
  69  */
  70
  71 #ifndef SAM3_USART_H
  72 #define SAM3_USART_H
  73
  74 /**
  75  * USART base addresses.
  76  */
  77 #if CPU_CM3_SAM3U
  78         #define USART0_BASE  0x40090000
  79         #define USART1_BASE  0x40094000
  80         #define USART2_BASE  0x40098000
  81         #define USART3_BASE  0x4009C000
  82 #else
  83         #define USART0_BASE  0x40024000
  84         #define USART1_BASE  0x40028000
  85 #endif
  86
  87 /**
  88  * USART Control Register
  89  */
  90 /*\{*/
  91 #define US_CR_OFF               0x00000000      ///< USART control register offset.
  92 #define US0_CR  (*((reg32_t *)(USART0_BASE + US_CR_OFF)))       ///< Channel 0 control register address.
  93 #define US1_CR  (*((reg32_t *)(USART1_BASE + US_CR_OFF)))       ///< Channel 1 control register address.
  94 #define US_RSTRX                         2      ///< Reset receiver.
  95 #define US_RSTTX                         3      ///< Reset transmitter.
  96 #define US_RXEN                          4      ///< Receiver enable.
  97 #define US_RXDIS                         5      ///< Receiver disable.
  98 #define US_TXEN                          6      ///< Transmitter enable.
  99 #define US_TXDIS                         7      ///< Transmitter disable.
 100 #define US_RSTSTA                        8      ///< Reset status bits.
 101 #define US_STTBRK                        9      ///< Start break.
 102 #define US_STPBRK                        10     ///< Stop break.
 103 #define US_STTTO                         11     ///< Start timeout.
 104 #define US_SENDA                         12     ///< Send next byte with address bit set.
 105 #define US_RSTIT                         13     ///< Reset interations.
 106 #define US_RSTNAK                        14     ///< Reset non acknowledge.
 107 #define US_RETTO                         15     ///< Rearm time out.
 108 #define US_DTREN                         16     ///< Data terminal ready enable.
 109 #define US_DTRDIS                        17     ///< Data terminal ready disable.
 110 #define US_RTSEN                         18     ///< Request to send enable.
 111 #define US_RTSDIS                        19     ///< Request to send disable.
 112 /*\}*/
 113
 114 /**
 115  * Mode Register
 116  */
 117 /*\{*/
 118 #define US_MR_OFF               0x00000004      ///< USART mode register offset.
 119 #define US0_MR  (*((reg32_t *)(USART0_BASE + US_MR_OFF)))       ///< Channel 0 mode register address.
 120 #define US1_MR  (*((reg32_t *)(USART1_BASE + US_MR_OFF)))       ///< Channel 1 mode register address.
 121
 122 #define US_USART_MODE_MASK      0x0000000F      ///< USART mode mask.
 123 #define US_USART_MODE_NORMA     0x00000000      ///< Normal.
 124 #define US_USART_MODE_RS485     0x00000001      ///< RS485.
 125 #define US_USART_MODE_HW_HDSH   0x00000002      ///< Hardware handshaking.
 126 #define US_USART_MODE_MODEM     0x00000003      ///< Modem.
 127 #define US_USART_MODE_ISO7816T0 0x00000004      ///< ISO7816 protocol: T=0.
 128 #define US_USART_MODE_ISO7816T1 0x00000006      ///< ISO7816 protocol: T=1.
 129 #define US_USART_MODE_IRDA      0x00000008      ///< IrDA.
 130
 131 #define US_CLKS_MASK            0x00000030      ///< Clock selection mask.
 132 #define US_CLKS_MCK             0x00000000      ///< Master clock.
 133 #define US_CLKS_MCK8            0x00000010      ///< Master clock divided by 8.
 134 #define US_CLKS_SCK             0x00000020      ///< External clock.
 135 #define US_CLKS_SLCK            0x00000030      ///< Slow clock.
 136
 137 #define US_CHRL_MASK            0x000000C0      ///< Masks data length.
 138 #define US_CHRL_5               0x00000000      ///< 5 data bits.
 139 #define US_CHRL_6               0x00000040      ///< 6 data bits.
 140 #define US_CHRL_7               0x00000080      ///< 7 data bits.
 141 #define US_CHRL_8               0x000000C0      ///< 8 data bits.
 142
 143 #define US_SYNC                          8      ///< Synchronous mode enable.
 144
 145 #define US_PAR_MASK             0x00000E00      ///< Parity mode mask.
 146 #define US_PAR_EVEN             0x00000000      ///< Even parity.
 147 #define US_PAR_ODD              0x00000200      ///< Odd parity.
 148 #define US_PAR_SPACE            0x00000400      ///< Space parity.
 149 #define US_PAR_MARK             0x00000600      ///< Marked parity.
 150 #define US_PAR_NO               0x00000800      ///< No parity.
 151 #define US_PAR_MULTIDROP        0x00000C00      ///< Multi-drop mode.
 152
 153 #define US_NBSTOP_MASK          0x00003000      ///< Masks stop bit length.
 154 #define US_NBSTOP_1             0x00000000      ///< 1 stop bit.
 155 #define US_NBSTOP_1_5           0x00001000      ///< 1.5 stop bits.
 156 #define US_NBSTOP_2             0x00002000      ///< 2 stop bits.
 157
 158 #define US_CHMODE_MASK              0x0000C000  ///< Channel mode mask.
 159 #define US_CHMODE_NORMAL            0x00000000  ///< Normal mode.
 160 #define US_CHMODE_AUTOMATIC_ECHO    0x00004000  ///< Automatic echo.
 161 #define US_CHMODE_LOCAL_LOOPBACK    0x00008000  ///< Local loopback.
 162 #define US_CHMODE_REMOTE_LOOPBACK   0x0000C000  ///< Remote loopback.
 163
 164 #define US_MSBF                         16      ///< Bit order.
 165 #define US_MODE9                        17      ///< 9 bit mode.
 166 #define US_CLKO                         18      ///< Clock output select.
 167 #define US_OVER                         19      ///< Oversampling mode.
 168 #define US_INACK                        20      ///< Inhibit non acknowledge.
 169 #define US_DSNACK                       21      ///< Disable successive nack.
 170
 171 #define US_MAX_INTERATION_MASK      0x07000000  ///< Max numer of interation in mode ISO7816 T=0.
 172
 173 #define US_FILTER                       28      ///< Infrared receive line filter.
 174
 175 /*\}*/
 176
 177 /**
 178  * Status and Interrupt Register
 179  */
 180 /*\{*/
 181 #define US_IER_OFF              0x00000008      ///< USART interrupt enable register offset.
 182 #define US0_IER (*((reg32_t *)(USART0_BASE + US_IER_OFF)))      ///< Channel 0 interrupt enable register address.
 183 #define US1_IER (*((reg32_t *)(USART1_BASE + US_IER_OFF)))      ///< Channel 1 interrupt enable register address.
 184
 185 #define US_IDR_OFF              0x0000000C      ///< USART interrupt disable register offset.
 186 #define US0_IDR (*((reg32_t *)(USART0_BASE + US_IDR_OFF)))      ///< Channel 0 interrupt disable register address.
 187 #define US1_IDR (*((reg32_t *)(USART1_BASE + US_IDR_OFF)))      ///< Channel 1 interrupt disable register address.
 188
 189 #define US_IMR_OFF              0x00000010      ///< USART interrupt mask register offset.
 190 #define US0_IMR (*((reg32_t *)(USART0_BASE + US_IMR_OFF)))      ///< Channel 0 interrupt mask register address.
 191 #define US1_IMR (*((reg32_t *)(USART1_BASE + US_IMR_OFF)))      ///< Channel 1 interrupt mask register address.
 192
 193 #define US_CSR_OFF              0x00000014      ///< USART status register offset.
 194 #define US0_CSR (*((reg32_t *)(USART0_BASE + US_CSR_OFF)))      ///< Channel 0 status register address.
 195 #define US1_CSR (*((reg32_t *)(USART1_BASE + US_CSR_OFF)))      ///< Channel 1 status register address.
 196 #define US_CSR_RI                       20      ///< Image of RI input.
 197 #define US_CSR_DSR                      21      ///< Image of DSR input.
 198 #define US_CSR_DCD                      22      ///< Image of DCD input.
 199 #define US_CSR_CTS                      23      ///< Image of CTS input.
 200
 201 #define US_RXRDY                         0      ///< Receiver ready.
 202 #define US_TXRDY                         1      ///< Transmitter ready.
 203 #define US_RXBRK                         2      ///< Receiver break.
 204 #define US_ENDRX                         3      ///< End of receiver PDC transfer.
 205 #define US_ENDTX                         4      ///< End of transmitter PDC transfer.
 206 #define US_OVRE                          5      ///< Overrun error.
 207 #define US_FRAME                         6      ///< Framing error.
 208 #define US_PARE                          7      ///< Parity error.
 209 #define US_TIMEOUT                       8      ///< Receiver timeout.
 210 #define US_TXEMPTY                       9      ///< Transmitter empty.
 211 #define US_ITERATION                    10      ///< Iteration interrupt enable.
 212 #define US_TXBUFE                       11      ///< Buffer empty interrupt enable.
 213 #define US_RXBUFF                       12      ///< Buffer full interrupt enable.
 214 #define US_NACK                         13      ///< Non acknowledge interrupt enable.
 215 #define US_RIIC                         16      ///< Ring indicator input change enable.
 216 #define US_DSRIC                        17      ///< Data set ready input change enable.
 217 #define US_DCDIC                        18      ///< Data carrier detect input change interrupt enable.
 218 #define US_CTSIC                        19      ///< Clear to send input change interrupt enable.
 219
 220 /**
 221  * Receiver Holding Register
 222  */
 223 /*\{*/
 224 #define US_RHR_OFF              0x00000018      ///< USART receiver holding register offset.
 225 #define US0_RHR (*((reg32_t *)(USART0_BASE + US_RHR_OFF)))      ///< Channel 0 receiver holding register address.
 226 #define US1_RHR (*((reg32_t *)(USART1_BASE + US_RHR_OFF)))      ///< Channel 1 receiver holding register address.
 227 #define US_RHR_RXCHR_MASK       0x000001FF      ///< Last char received if US_RXRDY is set.
 228 #define US_RHR_RXSYNH                   15      ///< Received sync.
 229 /*\}*/
 230
 231 /**
 232  * Transmitter Holding Register
 233  */
 234 /*\{*/
 235 #define US_THR_OFF              0x0000001C      ///< USART transmitter holding register offset.
 236 #define US0_THR (*((reg32_t *)(USART0_BASE + US_THR_OFF)))      ///< Channel 0 transmitter holding register address.
 237 #define US1_THR (*((reg32_t *)(USART1_BASE + US_THR_OFF)))      ///< Channel 1 transmitter holding register address.
 238 #define US_THR_TXCHR_MASK       0x000001FF      ///< Next char to be trasmitted.
 239 #define US_THR_TXSYNH                   15      ///< Sync field to be trasmitted.
 240 /*\}*/
 241
 242 /**
 243  * Baud Rate Generator Register
 244  */
 245 /*\{*/
 246 #define US_BRGR_OFF             0x00000020      ///< USART baud rate register offset.
 247 #define US0_BRGR (*((reg32_t *)(USART0_BASE + US_BRGR_OFF)))    ///< Channel 0 baud rate register address.
 248 #define US1_BRGR (*((reg32_t *)(USART1_BASE + US_BRGR_OFF)))    ///< Channel 1 baud rate register address.
 249 /*\}*/
 250
 251 /**
 252  * Receiver Timeout Register
 253  */
 254 /*\{*/
 255 #define US_RTOR_OFF             0x00000024      ///< USART receiver timeout register offset.
 256 #define US0_RTOR (*((reg32_t *)(USART0_BASE + US_RTOR_OFF)))    ///< Channel 0 receiver timeout register address.
 257 #define US1_RTOR (*((reg32_t *)(USART1_BASE + US_RTOR_OFF)))    ///< Channel 1 receiver timeout register address.
 258 /*\}*/
 259
 260 /**
 261  * Transmitter Time Guard Register
 262  */
 263 /*\{*/
 264 #define US_TTGR_OFF             0x00000028      ///< USART transmitter time guard register offset.
 265 #define US0_TTGR (*((reg32_t *)(USART0_BASE + US_TTGR_OFF)))    ///< Channel 0 transmitter time guard register address.
 266 #define US1_TTGR (*((reg32_t *)(USART1_BASE + US_TTGR_OFF)))    ///< Channel 1 transmitter time guard register address.
 267 /*\}*/
 268
 269 /**
 270  * FI DI Ratio Register
 271 */
 272 /*\{*/
 273 #define US_FIDI_OFF             0x00000040      ///< USART FI DI ratio register offset.
 274 #define US0_FIDI (*((reg32_t *)(USART0_BASE + US_FIDI_OFF)))    ///< Channel 0 FI DI ratio register address.
 275 #define US1_FIDI (*((reg32_t *)(USART1_BASE + US_FIDI_OFF)))    ///< Channel 1 FI DI ratio register address.
 276 /*\}*/
 277
 278 /**
 279  * Error Counter Register
 280  */
 281 /*\{*/
 282 #define US_NER_OFF              0x00000044      ///< USART error counter register offset.
 283 #define US0_NER  (*((reg32_t *)(USART0_BASE + US_NER_OFF)))     ///< Channel 0 error counter register address.
 284 #define US1_NER  (*((reg32_t *)(USART1_BASE + US_NER_OFF)))     ///< Channel 1 error counter register address.
 285 /*\}*/
 286
 287 /**
 288  * IrDA Filter Register
 289  */
 290 /*\{*/
 291 #define US_IF_OFF               0x0000004C      ///< USART IrDA filter register offset.
 292 #define US0_IF (*((reg32_t *)(USART0_BASE + US_IF_OFF)))        ///< Channel 0 IrDA filter register address.
 293 #define US1_IF (*((reg32_t *)(USART1_BASE + US_IF_OFF)))        ///< Channel 1 IrDA filter register address.
 294 /*\}*/
 295
 296 #if USART_HAS_PDC
 297
 298         /**
 299          * Receive Pointer Register
 300          */
 301         /*\{*/
 302         #define US0_RPR (*((reg32_t *)(USART0_BASE + PERIPH_RPR_OFF)))      ///< Channel 0 receive pointer register address.
 303         #define US1_RPR (*((reg32_t *)(USART1_BASE + PERIPH_RPR_OFF)))      ///< Channel 1 receive pointer register address.
 304         /*\}*/
 305
 306         /**
 307          * Receive Counter Register
 308          */
 309         /*\{*/
 310         #define US0_RCR (*((reg32_t *)(USART0_BASE + PERIPH_RCR_OFF)))      ///< Channel 0 receive counter register address.
 311         #define US1_RCR (*((reg32_t *)(USART1_BASE + PERIPH_RCR_OFF)))      ///< Channel 1 receive counter register address.
 312         /*\}*/
 313
 314         /**
 315         * Transmit Pointer Register
 316         */
 317         /*\{*/
 318         #define US0_TPR (*((reg32_t *)(USART0_BASE + PERIPH_TPR_OFF)))      ///< Channel 0 transmit pointer register address.
 319         #define US1_TPR (*((reg32_t *)(USART1_BASE + PERIPH_TPR_OFF)))      ///< Channel 1 transmit pointer register address.
 320         /*\}*/
 321
 322         /**
 323         * Transmit Counter Register
 324         */
 325         /*\{*/
 326         #define US0_TCR (*((reg32_t *)(USART0_BASE + PERIPH_TCR_OFF)))      ///< Channel 0 transmit counter register address.
 327         #define US1_TCR (*((reg32_t *)(USART1_BASE + PERIPH_TCR_OFF)))      ///< Channel 1 transmit counter register address.
 328         /*\}*/
 329
 330         #if defined(PERIPH_RNPR_OFF) && defined(PERIPH_RNCR_OFF)
 331         #define US0_RNPR   (*((reg32_t *)(USART0_BASE + PERIPH_RNPR_OFF)))  ///< PDC channel 0 receive next pointer register.
 332         #define US1_RNPR   (*((reg32_t *)(USART1_BASE + PERIPH_RNPR_OFF)))  ///< PDC channel 1 receive next pointer register.
 333         #define US0_RNCR   (*((reg32_t *)(USART0_BASE + PERIPH_RNCR_OFF)))  ///< PDC channel 0 receive next counter register.
 334         #define US1_RNCR   (*((reg32_t *)(USART1_BASE + PERIPH_RNCR_OFF)))  ///< PDC channel 1 receive next counter register.
 335         #endif
 336
 337         #if defined(PERIPH_TNPR_OFF) && defined(PERIPH_TNCR_OFF)
 338         #define US0_TNPR   (*((reg32_t *)(USART0_BASE + PERIPH_TNPR_OFF)))  ///< PDC channel 0 transmit next pointer register.
 339         #define US1_TNPR   (*((reg32_t *)(USART1_BASE + PERIPH_TNPR_OFF)))  ///< PDC channel 1 transmit next pointer register.
 340         #define US0_TNCR   (*((reg32_t *)(USART0_BASE + PERIPH_TNCR_OFF)))  ///< PDC channel 0 transmit next counter register.
 341         #define US1_TNCR   (*((reg32_t *)(USART1_BASE + PERIPH_TNCR_OFF)))  ///< PDC channel 1 transmit next counter register.
 342         #endif
 343
 344         #if defined(PERIPH_PTCR_OFF)
 345         #define US0_PTCR   (*((reg32_t *)(USART0_BASE + PERIPH_PTCR_OFF)))  ///< PDC channel 0 transfer control register.
 346         #define US1_PTCR   (*((reg32_t *)(USART1_BASE + PERIPH_PTCR_OFF)))  ///< PDC channel 1 transfer control register.
 347         #endif
 348
 349         #if defined(PERIPH_PTSR_OFF)
 350         #define US0_PTSR   (*((reg32_t *)(USART0_BASE + PERIPH_PTSR_OFF)))  ///< PDC channel 0 transfer status register.
 351         #define US1_PTSR   (*((reg32_t *)(USART1_BASE + PERIPH_PTSR_OFF)))  ///< PDC channel 1 transfer status register.
 352         #endif
 353
 354 #endif  /* USART_HAS_PDC */
 355
 356 #endif /* SAM3_USART_H */